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能综合的YCrCb2RGB模块(verilog)_采用3级流水线
- 能综合的YCrCb2RGB模块(verilog)_采用3级流水线,用fpga做小数运算,还有就是流水线技术 -can YCrCb2RGB integrated module (Verilog) _ used three lines, they simply do with fractional arithmetic, there is pipelining technology
pipeline.rar
- 关于FPGA设计中的流水线技巧的使用和例子,一个很好的减少硬件消耗的技巧,About FPGA design using pipelining techniques and examples, a good technique to reduce the hardware consumption
PipeLine.tar Verilog实现MIPS五段流水线
- Verilog实现MIPS五段流水线,22条指令(基本算术、移位和load、store指令),模块化设计,含注释-Verilog realization of five-stage pipeline MIPS 22 instructions (basic arithmetic, shift, and load, store instructions), modular design, with annotations
CPU
- verilog编写CPU: 1. 哈佛存储器结构,大端格式; 2. 类MIPS精简指令集,支持子程序调用和软中断; 3. 实现了乘除法; 4. 五级流水线,工作频率可达80MHz(每个时钟周期一条指令,不计流水线冲突)。 -MIPS like CPU using verilog
mult_piped_8x8
- 8位乘8位的流水线乘法器,采用Verilog hdl编写-8 x 8-bit pipelined multiplier, used to prepare Verilog hdl
CPU
- 32位5级流水线CPU设计指令系统、指令格式、寻址方式、寄存器结构、数据表示方式、存储器系统、运算器、控制器和流水线结构等-32bit pipeline CPU
riscpu
- 一个32位微处理器的verilog实现源代脉,采用5级流水线和cache技术.-a 32 Microprocessor verilog achieve pulse generation sources, used five lines and cache technology.
verilog_risc
- RISC状态机由三个功能单元构成:处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数,求16个数的和,放在数据存储器的16、17的位置,高位在前 对这16个数进行排序,从大到小放置在18到33的位置 求出前16个数的平均数,放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令,有扩充的余地。-RISC
mipscpudesign
- cpu设计实例mips。MIPSI指令集32位CPU(1)MiniCore设计实例全32位操作,32个32位通用寄存器,所有指令和地址全为32位 (2)静态流水线(3~5级) (3)Forwarding技术 (4)片内L1 Cache,指令、数据各4KByte,硬件初始化 (5)没有TLB,但系统控制协处理器(CP0)具有除页面映射外的全部功能 -cpu design example mips. MIPSI instruction set 32-bit CPU (1)
DES_IP
- 有效的改进3-DES算法的执行速度,采用了多级流水线技术,设计了一种高速的硬件结构,使得原来需要48个时钟周期才能完成的运算,现在只需要一个时钟周期就可以完成。另外通过增加输入/输出的控制信号。使得该IP可以方便的集成到SOC中,大大缩短了SOC的设计周期。-Effective 3-DES algorithm to improve the implementation of speed, multi-stage pipeline technology, designed a high-speed
DES
- DES加密算法的VHDL实现,采用流水线技术实现-The VHDL implement of DES encrypt algorithmic
MIPS
- 带分支预测的MIPS流水线的verilog原代码。 详细介绍了流水线的设计代码-Branch prediction with the MIPS pipeline verilog source code. Details of pipeline design code
lunwen
- 潘明海 刘英哲 于维双 (论文) 中文摘要: 本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法,简化了部分积符号扩展,使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计,并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为大点数FFT运算结构。 -Pan Mingha
if
- 5级流水线的取址阶段,自己编的,可以用-Five pipeline stages to take the site himself compiled, you can use
id
- 用vhdl写的流水线译码阶段,绝对好用-Written in line with the vhdl decoding stage, absolutely easy to use
we
- 用VHDL写的5级流水线的回写阶段,绝对好用-Using VHDL written five stage pipeline write-back, absolutely easy to use
LAB21
- EDA基础_综合实验篇__实验二十一 采用流水线技术设计高速数字相关器-EDA based on comprehensive test papers _ __ pipelined technology experiment 21 high-speed digital correlator design
e55_mul_addtree
- 实现4位乘法器的流水线操作计算,便于理解流水线(The implementation of pipelined operation of 4 bit multiplier is convenient for understanding pipelining)
CPU-Pipeline
- 五级流水线的CPU的工程文件,在vivado上用verilog语言实现,包括串口,可进行简单的数学加法运算。(Five-stage pipeline CPU project files, including the serial port. vivado Verilog language. This CPU can do simple mathematical addition.)
changping
- 流水线产品检测程序,再向上位机发送功能(Pipeline product testing program, sending function to upper computer again.)