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PLL
- 关于在FPGA或CPLD锁相环PLL原理与应用,介绍用FPGA的分频技术.
S3C44B0X-test
- s3c44b0 的开发板测试的所有源代码及程序！！！汇编代码主要完成系统初始化，包括： 禁止看门狗； 禁止所有中断； 初始化存储器（包括SDRAM）； 设定锁相环倍频； 使能所有单元模块时钟； 初始化堆栈； 设置中断等等 C语言代码主要是应用代码，包括： 设置使用指令缓存； 修改系统主时钟为32MHz； IO端口功能、方向设定； 初始化中断； 初始化DMF50081液晶模块； 蜂鸣器测试； 液晶显示测试； LED输出测试；
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数
MSP430c
- MSP430常用模块程序，采用c语言编写 分为：调试程序 框架程序 异步串行通信程序（点对点通信） 异步串行通信程序（地址位模式多机通信） 异步串行通信程序（空闲模式多机通信） 定时中断程序 PWM输出程序 捕获脉冲信号周期程序 软件模拟异步串行通信程序 基本定时器程序 FLASH擦写程序 非行列式键盘程序 行列式键盘程序 DMA数据传输程序 软件模拟IIC总线读写24C02程序 FLL+锁频环程序
MSP430
- 430例程调试程序 |——5-1 框架程序 |——6-1 异步串行通信程序（点对点通信） |——6-2 异步串行通信程序（地址位模式多机通信） |——6-3 异步串行通信程序（空闲模式多机通信） |——7-1 定时中断程序 |——7-2 PWM输出程序 |——7-3 捕获脉冲信号周期程序 |——7-4 软件模拟异步串行通信程序 |——7-5 基本定时器程序 |——8-1 FLASH擦写程序 |——8-2 非行
inverterPLL
- 逆变器软件锁相环，可是现在逆变器 输出电流与市电电压的同频同相-Software phase-locked loop inverter
FLL-P-locked-loop-example
- FLL+锁频环例子程序。用于实验板，用于4xx系列。-FLL+ locked loop example program. For the experimental plate for 4xx series.
phase_lock_vhdl
- 在VHDL下实现锁相环的源码和说明文档.通常用于分频或倍频时进行相位锁定.-To achieve phase-locked loop in the VHDL source code and documentation. Normally used when the frequency or frequency-doubling phase locked.
chenggong1204
- 用单片机控制锁相环，倍频数由外设键盘输入，输了频率范围0.1KHZ到80KHZ-89C51+PLL
10-1
- MSP430系列单片机实用C语言程序设计FLL+锁频环程序-MSP430 Microcontroller utility C Programming Language FLL+-locked loop process
dig_pll
- 一个简易的数字锁相环，可以产生一个与输入同频同相的输出时钟-A simple digital PLL can generate an input in phase with the same frequency output clock
pll
- 利用qaurtus的内的ip核定制锁相环实现对信号的倍频-The use of the ip qaurtus approved system PLL multiplier on signal
10-1
- FLL+锁频环程序。用于实验板，用于4xx系列。-FLL+ locked loop process. For the experimental plate for 4xx series.
msp430basic-routine-program-library
- 430所有基础例程程序库文件，msp430单片机内部程序源资料，可移植性强，C语言编写，包括中断嵌套程序,异步串行通信程序（空闲模式多机通信）基本定时器程序,行列式键盘,程序捕获脉冲信号周期程序,PWM输出程序,PWM输出程序,ADC12单通道和序列通道多次转换程序,FLASH擦写程序,LCD模块程序,比较器A电阻值测量程序,基本定时器程序,FLL+锁频环程序-430 all basic routines program libraries, msp430 microcontroller int
430F149-super
- 430例程大全，值得收藏 | |——3-1 调试程序 |——5-1 框架程序 |——6-1 异步串行通信程序（点对点通信） |——6-2 异步串行通信程序（地址位模式多机通信） |——6-3 异步串行通信程序（空闲模式多机通信） |——7-1 定时中断程序 |——7-2 PWM输出程序 |——7-3 捕获脉冲信号周期程序 |——7-4 软件模拟异步串行通信程序 |——7-5 基本定时器程序 |——8-
verilog_PLL
- 全数字锁相环的verilog源代码，包括鉴相器，K变摸可逆计数器，加减脉冲器和N分频器。已经仿真实现。(All digital phase-locked loop Verilog source code, including phase discriminator, K variable touch reversible counter, add and subtract pulse and N frequency divider. Have been implemented by simula
ADF4351-精简(点频)-资料包+PDF
- 锁相环模块的相关驱动级一个实际应用的例子和相关的文档(The related driver level of the PLL module, an example of practical application and related documents)
dpll源程序
- 一种设计数字锁相环的思路，包含异或鉴相器、k模可逆计数器、脉冲加减计数器、N分频器等，实现相位的锁定。(A design of digital phase locked loop (PLL) consists of a phase discriminator, a K mode reversible counter, a pulse addition and subtraction counter, a N frequency divider and so on, to lock the pha
锁相环频率合成
- 基于51单片机的锁相环频率合成器的设计。使用PLL集成芯片CD4046，可编程分频芯片CD4522（同MC14522），使用LCD1602显示，频率由按键输入。标准输入信号为1khz方波。(Design of PLL Frequency Synthesizer Based on 51 single chip microcomputer. Using PLL integrated chip CD4046, programmable frequency division chip CD4522 (M
逆变器锁相控制算法
- 正交信号发生器软件锁相环单相锁频电网模块控制算法