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mar2010
- 基于FPGA的单精度浮点数乘法器设计，本文设计了一个基于FPGA的单精度浮点数乘法器。乘法器为五级流水线结构。设计中采用了改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构，减少了部分积的数目，缩短了部分积累加的耗时；提出了对尾数定点乘法运算中Wallace树产生的2个伪和采用部分相加的处理方式，有效地提高了的运算速度；并且加入了对特殊值的处理模块，完善了乘法器的功能。单精度浮点数乘法器在Altera DE2开发板上进行了验证，其在Cyclone II EP2C35F672C6器
vedicmuliplier
- Vedic multiplier design in Verilog HDL
ripple-carry-array-mult
- Ripple carry array multiplier design in verilog HDL
carrysave-array-mult
- Carry save array multiplier design in verilog HDL
reprog.pdf
- How to design IEEE floating point multiplier in FPGA.
32X32MULTIPLIER
- implementation of 32x32 multiplier using vhdl language
16bit-Mulitiplier-Verilog-procedure
- 这是一个16位乘法器Verilog程序，包括有符号位和无符号位乘法器-This is a 16-bit multiplier Verilog program, including the sign bit and no sign bit multiplier
COP2000-experimental-instrument
- 计算机组成原理 利用COP2000实验仪自行设计指令系统实现乘法器和除法器实验指导-Principles of Computer Organization the use of COP2000 experimental instrument design their own instruction set multiplier and divider experimental guidance
mul8bit_shift_add
- 移位相加8位乘法器，含有每个模块的详细说明-Shift and add 8-bit multiplier, and contains a detailed descr iption of each module
lagelangrichengzifa
- 用拉格朗日乘子法解有约束优化问题的matlab程序。-Lagrange multiplier method for solving constrained optimization problems matlab program.
multiply
- 本文利用全加器、半加器，利用进位保留的思想，在前向割集中加入四级流水实现了乘法器的设计，提高乘法器的运算速度，并且介绍了乘法器的VHDL的程序编写过程以及代码，并给出了仿真波形-In this paper, the use of the full adder, half adder using carry-save ideological forward cutset added four water to achieve a multiplier design, to improve the
sshjiangjie
- 十分有用的ssh的说明文本，对今后进行java开发的工程师来说，是十分难得的有用的资料文本，希望大家多多看看这个资料，对进开发有事半功倍的效果-Text javaAPI interface function is very useful, for future ssh is very rare and useful information of text, I hope everyone can have a look this information, to develop a multipl
Butterfly-operations
- 8位基2FFT算法的蝶形运算的代码，不含有复数乘法器-8 base 2FFT algorithm butterfly operation code does not contain a complex multiplier
200711-0054-05
- TMS28335初始化完成之后， 1、 先DDS产生73.35hz的方波。（问流量管固定频率） 2、 乘法器的另一个数字端输入乘数直接给一个固定值（按照5v），系数是固定的就是对应PID输出的那个接口，串行十二位信号输出（需要先定好一个GPIO接口）。 3、 再延迟一定的时间0.1s或其他时间之后，开始ad采集信号，分别采两路AD信号，此时不稳定（为什么要等到一定的幅值才开始采集AD信号） 4、 选择250点估计一个频率，频率估计的方法采用计算峰值次数的方法或者过零点，总之是为了
DDS-ADI
- DDS开发基本原理 基于查询相位的倍频器-DDS to develop basic principle is based on the query phase frequency multiplier
Verilog_EX
- 移位乘法器/流水线乘法器，流水线结构的基本应用-Pipelined multiplier
verilog
- 最长的那个句子，求sum的赋值语句就是FIR滤波器的计算过程，将二进制乘法转化为移位运算。对于小数点后的乘数是向左移，小数点前的乘数是往右移位。 -The longest sentence, find the sum of the assignment statement is the calculation of the FIR filter, the binary multiplication into shift operation. Multiplier after the deci
FUAD
- Multi SSH. This software can open multiplier ssh. This software using bitvise tunnelier.
carry_save_mult
- 常用乘法器设计 样例程序-Common Multiplier sample program
ff_mul
- 伽罗华域GF（q）乘法器设计-Galois field GF (q) Multiplier