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fpga-DESIGN
- 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。-In digital circuit design, the timing design is a main indicator of system performance in
Functional-Verification-of-HDL
- 比较早的介绍有关RTL Validation设计的宝典书籍，是原来HP的一位大牛撰写的！！ 你可以到作者的网站看看，有相关的本书的设计范例以及scr ipt下载！如果想使 RTL设计非常的完美，保证你的后端设计一次成功的，这本书是不可缺少的。-(Kluwer) Writing Testbenches--Functional Verification of HDL Models
vhd2vl
- vhdl to verilog rtl converter, it support simple vhdl syntax, i think it is very useful
华为verilog编程规范
- 华为verilog编程规范，本规范规定了Proverilog编码规范，即采用verilog代码设计时的代码书写规范。本规范适用于逻辑芯片开发中使用verilog语言作为RTL级设计语言。
sample_tcam.tar
- verilog RTL code for simple TCAM
01287713
- the project done in verilog for rtl
777777
- 本文件关于AES密码机的设计过程，从系统体系结构设计到RTL代码的实现-The document on AES cipher machine design process, system architecture design to implementation RTL code
parse_weights
- parse weights in neural network for use in rtl. It can be used to convert weights files generated by training to binary input for the rtl.
RTL-8188C-8192C-master
- miracast linux的源代码，功能已经实现，另付说明-miracast linux miracast linuxmiracast linux
AHB_SMSS
- ahb single master single slave rtl design
Xilinx 高级综合
- Xilinx 高级综合说明文档，可以将C++、C 实现转换为底层RTL 实现