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smart
- 智能 全数字锁相环的设计 -smart all digital PLL design , very good
digital_pll
- 传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在多媒体、自动化、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。所以模拟信号数字化是信息技术的发展趋势，而数字锁相环在其中扮演着重要角色。-Conventional digital PLL system is to have a low-pass characteristics by using the loop filter to o
Costas
- 介绍组成数字Costas环的锁相环和锁频环的应用-Describes the composition of digital Costas loop PLL and the locking ring in
zhuomian
- 关于锁相环的设计，以及压控振荡器的设计，对于射频研究人员来说是一篇较好的资料。-about pll design
me-lift-arm-32
- me-lift-arm 32位电梯控制系统手册性能特点 3.2.1.1 FREESCALE 工业级32 位CPU，独特锁相环技术，降低CPU 外部频率，极大的提高系统的抗干力。 3.2.1.2 四层电路板表贴工艺，性能稳定可靠，抗干扰能力强。3 路CAN 总线串行通讯，一路用于外呼、 轿内通讯；一路用于并联群控通讯；一路用于远程监控和小区监控通讯。 3.2.1.3 高智能优化设计，菜单操作液晶显示，使调试更为简单。-me-lift-arm 32 位 manual elevator
me-lift-f
- MOTOROLA CPU me-lift-f经济型微机电梯控制系统用户手册主控制器采用性能优良稳定的美国MOTOROLA 公司的CPU，系统更可 靠。 MOTOROLA 的CPU 在工业控制领域占有重要地位，是世界上嵌入式处 理器最大的供货商，广泛应用于工业控制、汽车电子、消费电子的各个领域。 MOTOROLA CPU 内部集成看门狗电路,具有极强的抗干扰性能。 采用锁相环技术，能降低 CPU 外部频率，增强干扰能力。-MOTOROLA CPU me-lift-f che
inipll
- 在锁相环时钟频率切换过程中，只有当锁相环稳定后CPU才会切换到新的PLL设置。因此在设置完PLLCR后需要等待PLL稳定。PLL的切换时间大约等于131072个输入时钟周期。 -The PLL clock frequency switching process only when the phase-locked loop stable CPU will switch to the new PLL settings. After setting PLLCR need to wait for t
ADPLL-patent
- 全数字锁相环的几个专利，全部为英文，很好的参考资料-DPLL patent