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5509aUSBAPLL
- 5509A usb模块由默认的DPLL转向AP-5509A module usb default by the DPLL to AP
200761311574149479
- 介绍了如何使用数字锁相环,如何用VHDL实现数字锁相环-on how to use the DPLL, how to use VHDL DPLL
DPLL
- 介绍了一宽带的数字锁相环的实现方法，欢迎大家踊跃下载
dpll
- 数字锁相环，采用costas环的数字形式，实现跟踪载波相位，
FPGA-DPLL
- 基于FPGA实现的一种新型数字锁相环
数字锁相环
- DPLL
verilog dpll（数字锁相环）
- 用xilinx ise 10.1实现了数字锁相环，仅供参考
PLL_grt_rtw.rar
- C语言实现了数字锁相环的程序，不过程序比较复杂，得参照MATLAB中 Discrete 3-phase pll模型,C language implementation of the DPLL procedure, but more complicated procedures, may refer to MATLAB, Discrete 3-phase pll model
NCO_sin
- 介绍了压控震荡器(VCO)的设计，压缩包里面有VHDL语言编写的代码，在仿真器上可以实现仿真结果，非常不错 -The VHDL code of VCO
DPLL
- 90度锁定的数字锁相环的设计的VHDL源代码-The VHDL code of Digital Phase-Locked Loop Based on CPLD
45370466
- 基于vhdl语言描述的dpll，以及图片-Based on the VHDL language is described dpll, as well as the picture
NewWayOfDPLLdesign
- 使用VHDL语言进行设计DPLL（数字锁相环）的相关文件-The use of VHDL language design DPLL (digital phase-locked loop) of the relevant documents
pll
- 一个实现任意倍频的，输入参考频率未知的pll，已综合实现-frequency multiple rely on dpll，unknown reference input clock
verilog_dpll_
- 该源代码是用FPGA实现数字锁相环的逻辑，有需要的可以借鉴参考一下。-The source code is to use FPGA implementation of digital phase-locked loop logic, those in need can draw reference.
DPLL5
- 基于FPGA的DPLL的设计打包文件,有详细的描述文件-Design of FPGA-Based DPLL package files
dfefe.doc
- 该高频正弦信号发生器基于直接数字频率合成（DDS）和数字锁相环技术（DPLL），以微控制器（MCU）和现场可编程逻辑门阵列（FPGA）为核心，辅以必要的外围电路设计而成。系统主要由正弦信号发生、红外遥控、高速模数（A/D）－数模（D/A）转换、信号调制和后级处理等模块组成。-The high-frequency sinusoidal signal generator based on Direct Digital Synthesis (DDS) and digital PLL (DPLL), a
xapp854
- Digital Phase-Locked Loop (DPLL) Reference Design
dpll
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vhdl3
- 介绍一种基于VHDL 语言的全数字锁相环实现方法， 并用这种方法在FPGA 中实现了全 数字锁相环，作为信号解调的位同步模块。-Introduction of a language based on VHDL implementations of DPLL, and this method is implemented in the FPGA digital phase locked loop, as the signal demodulation of bit synchronizatio
dpll_ieee
- implementation of dpll.a technique used by ieee.