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clock2001
- 时钟模块之一：二进制转BCD码verilog源代码FPGA advantage编程环境-clock module : BCD switch binary source code Verilog FPGA advantage programming environment
fifo_datapath
- verilog实现，串转并通过fifo再并转串，可以满足输入速率自由输出的一半时，输出仍可持续发送-verilog achieved, and through serial switch and switch again fifo Series, Rate free importation to meet half of the output, the output is still sustainable Send
qiangdaqi.rar
- 用verilog编写的抢答器，当主持人宣布“开始比赛”，系统初始化，选手进入“抢答状态”。当某一选手首先按下抢答开关时，相应的指示灯亮，此时抢答器不再接受其他输入信号。电路具有累计分控制（分别用４个４位选手的积分——十六进制数），由主持人控制“加分”。“加分”加分完毕，开始下一轮抢答。电路还可以设有回答问题时间控制。 ,Answer using Verilog prepared, and when the host announced the " start game" , t
VerilogHDL_code
- 几个常用的接口实验的程序代码，用Verilog HDL语言编写的，包括七段数码管、拨码开关、蜂鸣器、矩阵键盘、串口、I2C、跑马灯等。-Some commonly used experimental procedures for the interface code, using Verilog HDL language, including Seven-Segment LED, DIP switch, buzzer, matrix keyboard, serial, I2C, marquees
16bit_display8bitLED
- Abstract七段显示器在DE2可当成Verilog的console，做为16进位的输出结果。Introduction使用环境：Quartus II 7.2 SP1 + DE2(Cyclone II EP2C35F627C6)简单的使用switch当成2进位输入，并用8位数的七段显示器显示16进位的结果。-Abstract Seven-Segment Display as Verilog to DE2 at the console, as 16 of the output binary. In
SDH
- FPGA的应用，数字交叉连接矩阵的应用，VERILOG的一些应用等-FPGA applications, the application of digital cross-connect matrix, VERILOG some of the applications
goip
- This application is about xinlinx fpga. initialize the gpio,led,switch and others in the college project board. If you are a novice, this application will help you shorten the learning time.
SwitchLed
- FPGA入门程序。适合编程初学者的学习。由开关控制LED灯的亮灭。ISE集成开发环境。Verilog HDL语言编写-FPGA entry procedures. Programming for beginners to learn. LED lights from the light switch control off. ISE Integrated Development Environment. Language Verilog HDL
T1_SW_PB
- 这个程序是用来测试拨码开关与按键开关的， 当按下按键开关时，相应的led会点亮， 同理打开拨码开关相应的led也会点亮-This procedure is used to test the DIP switch and key switch, key switch, when pressed, the corresponding led will light, compassion to open DIP switch corresponding led will light up
switch
- 该模块是一个基于verilog的脉冲触发高低电平保持的模块，同时包含了消抖的功能。 主要是针对现今许多开发板上开关是弹簧式的手按下去为低电平，手一松就变成了高电平。只要按一次松开后，模块就能自动输出一个低电平。（板子上的开关正常情况为高电平） 同时消抖部分在输入clk为50Mhz的时候可以延迟21ms来判断是否为开关按下-The module is based on verilog pulsed high-low to keep the trigger module includes b
switch
- It is switch design (RTL) implemented in verilog and have a verification environment in verilog
switch_system_verilog
- It is verification environment made in system verilog for verification of switch
switch
- NETFPGA方面关于参考路由和参考交换机方面的代码，详细的描述了交换机实现的过程。-NETFPGA reference route and reference switches in the code, a detailed descr iption of the implementation process of the switch.
switch
- fpga cpld verilog hdl 语言 代码程序 开关 控制
Verilog-HDL-washer
- 智能洗衣机控制器 基于verilog hdl状态机 具有多种功能切换-Intelligent washing machine controller verilog hdl-based state machine has multi-functional switch
BCDma-verilog
- 二进制转bcd码，很好理解，适合新手用，可以学习学习-Bcd binary switch code, well understood, suitable for novice
buzzer
- 蜂鸣器开关实例，拨码开关SW3的ON和OFF状态对应 控制蜂鸣器响或不响。(Buzzer switch example, dial code switch SW3 ON and OFF state corresponding Controls whether the buzzer sounds or does not sound.)
clock
- 自己开发的电子时钟小程序，通过数码管显示时间，key1和key2控制校时校分，key3切换时钟模式和闹钟模式，切换到闹钟模式再按key1和key2即可设定闹钟时间。key4控制开启/关闭闹钟。有整点报时功能。(Self developed electronic clock applet, through the digital tube display time, key1 and key2 control time correction, Key3 switch clock mode and
StopWatch
- 利用Verilog实现数字秒表（基本逻辑设计分频器练习） 设置复位开关。当按下复位开关时，秒表清零并做好计时准备。在任何情况下只要按下复位开关，秒表都要无条件地进行复位操作，即使是在计时过程中也要无条件地进行清零操作。 设置启/停开关。当按下启/停开关后，将启动秒表输出，当再按一下启/停开关时，将终止秒表的输出。 采用结构化设计风格描述，即先设计一个10分频电路，再用此电路构建秒表电路。(Using Verilog to realize digital stopwatch (basic l
CAR_LI2
- DE1-SOC实验开发板和Verilog HDL语言的交互式程序作品，选择避障小车作为课程设计题目，并根据选题制定了如下设计需求： 1.能实现基本的避障小车功能，即躲避障碍，变速，计分，计时显示游戏开始、进行和结束画面； 2.能实现人机交互功能，玩家可通过外接键盘或DE1-SOC开发板自带按键和开关操作小车转向； 3.能通过VGA在显示屏中显示，并且能达到5Hz的刷新频率； 4.能实现自定义小车和障碍物皮肤的功能；(DE1-SOC experiment development board