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数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
dvbmpeg2analyser
- 这是本人参与实验室项目编写的实现dvb-mpeg2码流解复用中和码流相关的源代码，用c实现，dsp是ti的5416，中间用到了，计时、中断、时钟锁存寄存器设置，对于学习dsp编程很有帮助-This is my participation in the project prepared by the laboratory to achieve DVB-mpeg2 stream demultiplexing and in bitstream relevant source code, using c
时钟小程序 v 1.0
- 时钟小程序 v 1.0功能： 显示当前时间 界面有半透明效果 能锁定到桌面，使之不能移动 当然也能解锁，使之能够移动到你想要的地方 结束程序，退出 -clock small programs v 1.0 features : they show the current time interface with translucent effects can be locked to a desktop, so of course they are not mobi
app_ADC_with_digit_8_led_by_kkyou
- 电压计(c语言编写的) 通过led灯显示 电路图说明： 1、R1、R2、D1、D2 组成发光二极管显示，显示过压或过流状态； 2、PC3外接模拟信号 采用内部参考电压所以AREF传电容接地抗干扰AVCC接VCC提供AD转换电压 3、PC5提供164的时钟信号 PC4提供串行输入信号 164具有10ma的输出电流，又具有串入并出以及信号锁存的动能，数码管又为共阴管，所以无须另加驱动 这里采用静态显示 4、现以在程序中加入小数点显示
la1823+lc72131
- 数字选台收音机 注意： （1）遥控发射芯片用TC9012/TC9243 经常用到的还有UPD6121和LC7461，它们的不同只处在于引导码的时间不同或者数据位的个数不同，接受原理基本一样。将本程序的相关位置修改就可以通用。 系统时钟22.1184MHZ，如果用其他的时钟请将delay.c文件中的定时器装载值修改一下 （2） 键盘检测在VFD程序中，16312可以驱动VFD，另外外部可接24个按键，并将按键值放到 其内部的存储中，使用时只须发命令读即可。
74HC595zoumadeng
- 74HC595 走马灯演示程序 SDATA_595 EQU P1.0 串行数据输入 SCLK_595 EQU P1.1 移位时钟脉冲 RCK_595 EQU P1.2 输出锁存器控制脉冲-Demonstration Program SDATA_595 idealized P1.0 serial data input SCLK_595 idealized P1.1 shift clock pulse RCK_595 idealized pesticides output latch I
grew
- 为了测量 DVD的Jitter ,需要知道刻录时钟。针对 DVD 特殊的数据格式 NRZI,提出一个专用的时钟恢复系 统 ,用于从读出的 RF信号中恢复写时钟。这个系统采用基于锁相环的双环结构。介绍系统结构、各个模块的构成原理、数 学模型 ,并结合 Simulink 给出仿真结果。理论和实验证明 ,该系统既可作为测量 DVD Jitter 的硬件电路设计的参考 ,也可作 为软件设计的工具。-DVD to the Jitter measurement, the burning need
74hc595
- 74hc595驱动 gcc编译 n个级连只要输出n个字节后加一个锁存时钟（下降沿）-74hc595 driven gcc n-even if output n bytes added a latch clock ( drop along)
ProgrammableClockGenerators_Chinese
- 可编程时钟发生器及CYPRESS公司锁相环技术介绍，对硬件设计有参考价值！
UYYTY
- 一种关于高速时钟提取的文章，讲述了锁相环提取时钟的优缺点。
clkrecoveryDPLL
- 用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。
testctl
- 本程序实现了一个数字频率计。它由一个测频控制信号发生器TESTCTL，8个有时钟的十进制计数器CNT10，一个32位锁存器REG32B组成。
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
dig_pll
- 一个简易的数字锁相环，可以产生一个与输入同频同相的输出时钟-A simple digital PLL can generate an input in phase with the same frequency output clock
mydesign_DPLL
- 实现了数字锁相环设计，可以用于信号的时钟提取供本地时钟使用-the design introduced a method to use DPLL,we can get the local clock from the signal
PLL
- 在FPGA里加入时钟锁相环，输出多种时钟，最后用modelsim对源代码进行了仿真处理；-Join clock PLL simulation
lock
- 易语言时钟锁屏源码例程程序结合易语言应用接口支持库和易语言模块锁屏模块.ec，调用API函数实现自定义时间锁屏功能。 -Easy language clock lock screen source routine procedures combined with easy language application interface support library and easy language module lock screen module.Ec, call the API fun
PLL
- 通过对输入时钟进行锁相环IP核配置，产生所需的时钟信号(By configuring the input clock PLL, the IP core generates the desired clock signal)
时钟
- 描述： 8位共阴数码管时钟，显示88-88-88样式，正常走时的时候，两个“-”0.5秒闪烁一次； 调时：按KEY1按键第1次分钟位闪烁，再按KEY2一次分钟加1，按KEY3一次分钟减1，长按连加连减； 按KEY1按键第2次小时位闪烁，再按KEY2一次小时加1，按KEY3一次小时减1，长按连加连减； 按KEY1按键第3次，秒从零开始累加，时钟回到正常走时；
VB6
- VB实现NOX时钟锁的功能，为自己的软件提供加密和版权保护。(VB implements the function of NOX clock lock, providing encryption and copyright protection for its own software.)