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clock-generator
- 在集成电路设计中，时钟乃必备元素，但时钟产生器一般为模拟或者数模混合电路，在以数字电路为主的ASIC设计中，一般使用其模型来仿真。 写一个时钟产生器模块。-In integrated circuit design, the clock is an essential element, but the clock generator is generally analog or mixed analog-digital circuits, digital circuits based ASIC
fifo
- fifo的实现，通信集成电路设计的作业，包含模块源程序，源代码，适合初学者。-The realization of FIFO, communication circuit operation,Module design, test vector，source code,Suitable for beginners,Convenient experiment,Very good, right
VLSI-Project-Median-filer
- FPGA和ASIC实现的图像中值滤波模块，各模块的仿真结果以及MATLAB,Modelsim联合仿真。这是中科大超大规模集成电路设计优化的final project。附有最终版的report和presention。-FPGA and ASIC implementation of image filtering modules, each module of the simulation results and MATLAB, Modelsim co-simulation. This is the
cadence-verilog-a-language-reference
- 这个是cadence公司的verilog-a学习手册，非常全面，是模拟集成电路设计的好助手-This is the company' s cadence verilog-a study manual, very comprehensive, is the analog integrated circuit design, a good assistant
ourdev
- 基于VERILOG语言的集成电路设计基础，供给初学者学习。-Integrated circuit design based on VERILOG language foundation, supply a beginner to learn
chrt35dg_SiGe
- cadence virtuoso集成电路设计库，懂的人一定知道-cadence virtuoso
sigma-delta-modulation
- 高精度、低功耗模数转换器是当今集成电路设计模拟领域的研究热点之一，采用sigma-delta调制原理和过釆样原理的模数转换器广泛使用在音频、数字网络、电子测量等系统中。此类模数转换器，为降低信号带内的量化噪声功率，而釆用噪声整形技术，为提高模数转换器的信噪比，使用过采样技术，将基带中的量化噪声调制到了高频区域，这样就增加了基带中的信噪比，也就是增加了转换器的有效量化位数，由于采用较高的过采样率，Sigma-Delta ADC的转换速率相对较低，高精度和较低转换速率的特点，使得Sigma-Delt
yiqun
- 蚁群优化算法最初用于解决TSP问题，经过多年的发展，已经陆续渗透到其他领域中，比如图着色问题、大规模集成电路设计、通讯网络中的路由问题以及负载平衡问题、车辆调度问题等。-Ant colony optimization algorithm for solving the TSP problem initially, after years of development, has been gradually penetrate into other areas, such as graph col
counter
- 用中小规模集成电路设计一个公用电话计时系统。通过本设计使其完成一下几项基本功能：每3分钟计时一次；显示通话次数，最多为99次；每次定时误差小于1秒；具有手动复位功能；具有声响提醒功能。-Small-scale integrated circuit design with a public telephone timing system. Through this design it is completed at several basic functions: timer once every
Labs
- 有关模拟集成电路设计的三个实验报告，主要是放大器的应用。-Report about analog integrated circuit design three experiments, mainly is the amplifier applications.
ASIC_STA_tangzhenyu
- 随着工艺线宽的减小, 时序问题开始主导集成电路设计。为了解决全芯片的互连延时, 需 要全芯片分析和优化: Pr im eT im e 是S yn oP sys 公司全芯片和门级静态时序分析工具。 Pr im eTi m e 用来分 析大型同步数字专用集成电路 。 静态时序分析是一种彻底的分析、调试、验证设计的方法-With the reduced width of the process, timing issues began to dominate the IC de
Eight-way-responder
- 本次设计使用了74系列常用集成电路设计的数码显示八路抢答器的电路组成、设计思路及功能。此次设计的抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S1~S8表示。设置一个暂停，系统复位和抢答控制开关S，该开关由主持人控制。当其中一路抢先接通电路后，装置自动切断其他电路的信号，同时答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示，同时扬声器发出报警声响提示。如过倒计时二十秒后无人抢答，系统自动复位，倒计时小于五秒发出报警提示。-This design uses 74
芯片手册
- 芯片，英文为Chip；芯片组为Chipset。芯片一般是指集成电路的载体，也是集成电路经过设计、制造、封装、测试后的结果，通常是一个可以立即使用的独立的整体。“芯片”和“集成电路”这两个词经常混着使用，比如在大家平常讨论话题中，集成电路设计和芯片设计说的是一个意思，芯片行业、集成电路行业、IC行业往往也是一个意思。实际(Chip, chip for chip in Chipset. Chip generally refers to the carrier of the integrated ci
至简设计法--万年历
- 万年历 工程说明 在FPGA设计中，数字万年历属于小规模集成电路。从原理上来讲，是典型的数字电路，包括组合逻辑电路和时序电路。基于FPGA开发除设计简便、开发成本低、电路简洁等，更具备功能设计灵活方面的优势。 案例补充说明 万年历是记录一定时间范围内的年历，其名称只是一种象征，表示时间跨度大。由于其功能非常常用，且极为方便人们查询使用，因此广泛应用于钟表、历书出版物、电子产品、电脑软件和手机应用等行业中。(Perpetual calendar Engineering descr iption
蚁群算法（路径规划程序）
- 蚁群算法是一种群智能算法，也是启发式算法。基本原理来源于自然界蚂蚁觅食的最短路径原理。蚁群算法根据模拟蚂蚁寻找食物的最短路径行为来设计的仿生算法，因此一般而言，蚁群算法用来解决最短路径问题，并真的在旅行商问题（TSP，一个寻找最短路径的问题）上取得了比较好的成效。目前，也已渐渐应用到其他领域中去，在图着色问题、车辆调度问题、集成电路设计、通讯网络、数据聚类分析等方面都有所应用。(Ant colony algorithm is a population intelligent algorithm,
add.v
- 这是verilog的加法器。它可用于超大规模集成电路设计。(This is an adder by Verilog. It can be used for VLSI design.)
AntColonyOptimization-TSP
- 蚁群算法作为新发展的一种模拟蚂蚁群体智能行为的仿生优化算法，它具有较强的鲁棒性、优良的分布式计算机制、易于与其他方法相结合等优点，本算法用来解决最短路径问题，并在TSP旅行商问题上取得较好的成效。同时也可以在他领域如图着色问题、车辆调度问题、集成电路设计、通讯网络、数据聚类进行参考。(Ant colony algorithm is a newly developed bionic optimization algorithm that simulates the ant colony intel
eetop.cn_ISSCC2015.part01
- 高性能集成电路设计领域的重要文件文档，主要针对模拟集成电路设计(intergrated circuit design)
eetop.cn_ISSCC2015.part02
- 高性能集成电路设计领域的重要文件文档，主要针对模数混合集成电路设计(intergrated circuit design)
eetop.cn_ISSCC2015.part03
- 数模混合集成电路设计指导性和方向性文档资料(intergrated circuit design)