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  1. experiment6

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  2. VHDL课程实验6,数控分频器的设计。对应不同的输入信号,预置数(初始计数值)设定不同的值,计数器以此预置数为初始状态进行不同模值的计数,当计数器的状态全为1时,计数器输出溢出信号。用计数器的溢出信号作为输出信号或输出信号的控制值,使输出信号的频率受控于输入的预置数-VHDL course experiment 6, NC Divider. Corresponding to different input signals, the set value (initial count) to set
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:190176
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