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文件名称:experiment6

  • 所属分类：
    VHDL-FPGA-Verilog
  • 标签属性：
  • 上传时间：
    2012-11-16
  • 文件大小：
    185.72kb
  • 已下载：
    0次
  • 提 供 者：
    童****
  • 相关连接：
    无
  • 下载说明：
    别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容来自于网络，使用问题请自行百度

VHDL课程实验6，数控分频器的设计。对应不同的输入信号，预置数（初始计数值）设定不同的值，计数器以此预置数为初始状态进行不同模值的计数，当计数器的状态全为1时，计数器输出溢出信号。用计数器的溢出信号作为输出信号或输出信号的控制值，使输出信号的频率受控于输入的预置数-VHDL course experiment 6, NC Divider. Corresponding to different input signals, the set value (initial count) to set a different value, preset counter this initial state the number of different values of the count mode, when the state of the counter are all 1, the counter overflow output signal. With the counter overflow signal as the output signal or output signal of the control value, the output signal frequency is controlled by the preset number of input
相关搜索： 用 状态 控制 分频

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下载文件列表

experiment6/DVF.vhd
experiment6/DVF.qpf
experiment6/DVF.qsf
experiment6/DVF.map.eqn
experiment6/DVF.map.rpt
experiment6/DVF.flow.rpt
experiment6/DVF.map.summary
experiment6/DVF.fit.eqn
experiment6/DVF.pin
experiment6/DVF.fit.rpt
experiment6/DVF.fit.summary
experiment6/DVF.sof
experiment6/DVF.pof
experiment6/DVF.asm.rpt
experiment6/DVF.tan.summary
experiment6/DVF.tan.rpt
experiment6/DVF.done
experiment6/DVF.vwf
experiment6/DVF.sim.rpt
experiment6/DVF.cdf
experiment6/DVF.qws
experiment6/cmp_state.ini
experiment6/DVF_assignment_defaults.qdf
experiment6/DVF.fit.smsg
experiment6/DVF.jpg
experiment6/RLTOFDVF.jpg
experiment6/db/DVF_cmp.qrpt
experiment6/db/wed.zsf
experiment6/db/DVF_sim.qrpt
experiment6/db/DVF.db_info
experiment6/db/DVF.map.qmsg
experiment6/db/DVF.cbx.xml
experiment6/db/DVF.hif
experiment6/db/DVF.(0).cnf.cdb
experiment6/db/DVF.(0).cnf.hdb
experiment6/db/DVF.hier_info
experiment6/db/DVF.rtlv_sg.cdb
experiment6/db/DVF.rtlv.hdb
experiment6/db/DVF.rtlv_sg_swap.cdb
experiment6/db/DVF.pre_map.hdb
experiment6/db/DVF.pre_map.cdb
experiment6/db/DVF.psp
experiment6/db/DVF.dbp
experiment6/db/DVF.map.logdb
experiment6/db/DVF.sgdiff.cdb
experiment6/db/DVF.sgdiff.hdb
experiment6/db/DVF.sld_design_entry_dsc.sci
experiment6/db/DVF.syn_hier_info
experiment6/db/DVF.map.cdb
experiment6/db/DVF.map.hdb
experiment6/db/DVF.fit.qmsg
experiment6/db/DVF.cmp.logdb
experiment6/db/DVF.cmp.kpt
experiment6/db/DVF.asm.qmsg
experiment6/db/DVF.tan.qmsg
experiment6/db/DVF.cmp.tdb
experiment6/db/DVF.cmp0.ddb
experiment6/db/DVF.cmp.cdb
experiment6/db/DVF.signalprobe.cdb
experiment6/db/DVF.cmp.hdb
experiment6/db/DVF.cmp.rdb
experiment6/db/DVF.rpp.qmsg
experiment6/db/DVF.sgate.rvd
experiment6/db/DVF.sgate_sm.rvd
experiment6/db/DVF.eds_overflow
experiment6/db/DVF.sim.qmsg
experiment6/db/DVF.sim.hdb
experiment6/db/DVF.sim.vwf
experiment6/db/DVF.sim.rdb
experiment6/db/DVF.sld_design_entry.sci
experiment6/db/DVF.eco.cdb
experiment6/db
experiment6

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