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  1. adder8b.rar

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  2. 用VHDL设计一个八位并行加法器，该八位并行加法器是有两个四位二进制并行加法器通过级联而成，先设计两个四位二进制并行加法器分别表示八位数中的低四位和高四位以及其加法（含进位），再将两个四位并行加法器级联成一个八位并行加法器。这种方法原理简单，资源利用率和进位速度方面都比较好。,VHDL language

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-30
    • 文件大小：189838
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