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sos_control
- verilog 语言,FPGA平台,通过BEEP模拟SOS(The function of this program is to implement SOS alarm through FPGA)
Data_watch
- 用Verilog开发,ISE平台打开,开发板采用Xlinx公司的N4开发板,该数字钟集计时、闹钟、整点报时、12 24进制切换等功能于一体(Developed by Verilog, the ISE platform is opened, and the development board is developed by Xlinx's N4 development board. The digital clock integrates functions such as timing, ala
071162程序
- 设计一个用于篮球比赛的定时器。要求: (1)定时时间为24秒,按递减方式计时,每隔1秒,定时器减1; (2)定时器的时间用两位数码管显示; (3)设置两个外部控制开关,开关K1控制定时器的直接复位/启动计时,开关K2控制定时器的暂停/连续计时;当定时器递减计时到零(即定时时间到)时,定时器保持零不变,同时发出报警信号,报警信号用一个发光二极管指示。 (4)输入时钟脉冲的频率为50MHz。 (5)用Verilog HDL语言设计,用Modelsim软件做功能仿真,用Quartus II综