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1.7运算器部件实验：除法器
- 这个是用vhdl语言编写的除法器,仅仅供大家参考.-the VHDL language is used to prepare for the division, just for reference.
Afixed-pointbasecomplementdivider
- 由寄存器,全加器,移位寄存器,计数器,触发器和门电路构成补码一位除法器,将开关设定的补码形式出现的除数,被除数存入相应寄存器中.能用单脉冲按步演示运算全过程.
testbench
- 32位除法器的测试程序， 由随机向量产生函数产生一组随机数 来验证计算书否正确
div2 32位除法器
- ：32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码-32
Some_design_of_interface(IIC_P
- 一些接口电路的Verilog设计，主要包括IIC、PS2、矩阵键盘、RS232、还有一些基础试验的源代码如：除法器、多路选择器、加法器、减法器、8位优先编码器等。,Some design of interface(IIC，PS2,RS232...)
fpga_div
- Altera的FPGA，设计的硬件除法器-Altera' s FPGA, the design of the hardware divider
restoring
- restoring除法器设计 经典算法了，可以仿真通过-divider restoring a classical algorithm design, simulation can be adopted
4_bit_division
- 4位除法器,文件内容为QUARTUS II支持的VHDL语言，用于做四位除法-4_bit_division
diver
- 利用VHDL语言设计了五位除法器 实验环境为maxplusII 内有各个模块详细的程序代码 以及相应的模块截图-Designed using VHDL, five divider within the experimental environment maxplusII detailed code of each module and the corresponding module screenshot
chufaqi
- 电子学课程设计--有符号5位整数除法器设计与制作-Signed5 bit integer divider design and production
divider
- verilog很省资源的除法器，（用减法，需要时钟）验证通过-Province resources division, verified by
Div
- 非常好用的小数除法器，verilog开发的。quartusii下综合通过-Very easy to use fractional divider, verilog developed. quartusii under comprehensive by
74845002vhd_divider
- 除法器，用于求余用算，流水线性运算，， -Divider, for the remainder used to count
divider
- verilog的除法器 有多重方法 很适合初级者阅读-verilog divider multiple method is very suitable for beginners to read
div
- 这是我用verilog写的一个电平触发的一个除法器，文件在压缩包内，开发环境是Quartus II。-this is a file of divide using verilog language.
binarydivider
- matlab编写的二进制除法器，能够实现64位除法运算-matlab write binary divider, the division can achieve 64
div
- vhdl除法器 vhdl除法器 vhdl除法器 -divider vhdl vhdl vhdl divider divider divider vhdl vhdl vhdl divider divider
vfxc
- 一种实用的除法器,对于初学者很大帮助，代码不大，精简好用。-A practical divider, very helpful for beginners, the code is not streamlined easy to use.
float-point-divider
- 基于FPGA的单精度浮点除法器vhdl设计程序,分模块程序。-FPGA-based single-precision floating point divider vhdl design program, sub module program.
streamline_div
- 一个资源很省的乘法器,代码为Verilog代码,8位除法器，除法结果在8个时钟后输出.代码也可自行扩展到更大位宽.-A resource is the province of the multiplier, code for Verilog code, 8-bit divider, division results in eight clock output. Code can also extend themselves to greater width.