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PI(use_vhdl)
- 工程上常用的增量式PI算法的控制程序，采用vhdl语言编写-Engineering incremental PI algorithm used to control the program using vhdl language
hex-bin-core
- 这里面包含两个小工具，一个是.hex文件转.bin文件工具，另一个是.bin文件转.coe文件。希望对在做工程的同行有帮助。-This is a small tool which includes two, one. Hex file transfer. Bin files tools, the other is. Bin file transfer. Coe file. Want to do engineering counterparts helpful.
EP1C3_12_10_PHAS
- 基于FPGA的移相式DDS正弦信号发生器的VHDL源代码，压缩包里是在Quartus里做的工程，FPGA用的是Cyclone1C3系列-FPGA-based phase-shifting of the DDS signal generator sine VHDL source code, compressed in the bag is done in Quartus Engineering, FPGA is used Cyclone1C3 Series
EP1C3_12_7_SPCTR
- 基于FPGA的信号采集及频谱分析，用VHDL编写，压缩包里是Quartus下的工程。AD采样用状态机实现，并存入LPM_RAM。设计了一个UART模块（也是状态机实现的），可将数据发到ＰＣ机上。-FPGA-based signal acquisition and spectral analysis, prepared with VHDL, Quartus compression bag is the next project. AD sampling state machine used to
yuqu
- 蜂鸣器音乐演奏，有ppt说明，及实例工程文件。-Music buzzer, a ppt notes, and examples of engineering documents.
netfpga_base_beta_1_2_5_2_CentOS4.tar
- centOS4与netfpga的协同工程文件，可以提高router的处理速度-centOS4 collaborative projects with netfpga documents, can improve processing speed router
Project_of_digital_filter
- 基于VHDL硬件描述语言在QUATUSII平台中的数字滤波器工程设计-Project_of_digital_filter
DS18B20
- 8位单片机与DS18B20并行双向通信。 Quartus II 8.1项目工程文件. 主源程序文件为DS18B20.v,里面有详细注解。 例子： DS18B20 数据地址 0xf000（ROM=0） DS18B20 ROM指令地址 0xf001（ROM=1） 外部电源供电且只有一DS18B20的读取法： 发送CC到0xf001, 等待busy=0说明器件已准备好, 读0xf001的Bit1=1说明存在器件,Bit0=1为控制忙(可以省略此步） 发送44
viterbi_encoding_213
- Viterbi213编码程序的VHDL的实现，包括整个quartusII 的工程文件，以及仿真波形图-Viterbi213 VHDL code implementation of procedures, including the quartusII project files, and simulation waveforms
viterbi213
- 编码方式为213的Viterbi卷积码编码器和译码器的FPGA的实现，包含整个QuartusＩＩ的工程文件，解码方式为寄存器交换法-Encoding for the 213 convolutional code encoder and Viterbi decoder FPGA realization of the project file that contains the entire QuartusII, decoding method for the register exchange
clock
- 用vhdl写的数字电子时钟，能够定闹钟，定点报时，调时，用Quartus II 7.2 (32-Bit)写的，压缩文件，里面有源程序，仿真文件等（就是所建的工程）-Digital electronic clock vhdl write, to set the alarm clock, designated chime tune, written using Quartus II 7.2 (32-Bit), compressed files, source code and simulation
1freqdiv
- 使用VHDL代码高速而有效的实现了频率的分频，整个工程全部上传，bit文件可以直接下载-VHDL code fast and effective frequency divider, the whole project upload all bit file can be downloaded directly
SDRAM_Modelsim
- 基于VHDL的SDRAM控制器源代码以及modesim验证工程的testbench-SDRAM controller based on VHDL source code and modesim verification testbench works
DDS
- 基于VHDL语言的DDS信号发生器，经验证无误，可用以实际工程-Based on VHDL DDS signal generator, proven correct, can be used to practical engineering
CPU_project
- CPU设计与实践实验源码，工程文件 ise。VHDL代码 可直接运行-cpu project
chuankou
- 实现FPGA与PC的串口通信，工程文件完整，可直接运行，VHDL代码-FPGA implementation of serial communication with the PC, complete engineering documents, can be directly run, VHDL code
FPGA_Project1
- 利用VHDL语言编写的FPGA工程文件，包含原理图和各个模块-FPGA using VHDL language project files, including schematics and each module
RS232_20121031
- 采用状态机的方法实现串口通信，其中的VHDL文件可供其他工程调用。-Using the state machine approach to achieve serial communication, which is called VHDL files available for other projects.
shift_reg_G
- 一个用定义行为的方法进行编程的移位寄存器的VHDL工程-The method used to define the behavior of a programming shift register VHDL project
数电综合实验工程文件
- 像素鸟游戏代码，平台为quartus II，实现功能为简易像素鸟游戏。(Pixel bird game code)