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FIRfilter_codeanddesigndoc
- 并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。-FIR filter
DTMF5410
- DTMF 编解码器在编码时将击键或数字信息转换成双音信号并发送,解码时在收到的DTMF 信号中检测击键或数字信息的存在性.采用ccs2.2开发。运行在DES5410APP-U开发版上。 子程序_start_ac01，完成AD 及DSP 的多通道缓冲串口（McBSP）初始化。 子程序_iir_to_dtmf，通过由函数set_freq_coff()初始化的系数，分别迭代运算产生行 频和列频，该子程序计算出的两个频率信号样本值分别放入累加器a 和b，相加之 后作为新的一个音频样本发送
ISE-graphics
- 3D图形，单精度浮点乘法器，单精度浮点除法器，单精度浮点乘累加器-3D graphics,single float pointing multiplier, single float pointing divider,single float pointing MAC
Code_NCO.zip
- 码数控振荡器相位累加器的位数N为32,利用verilog HDL语言在Quartus II 9.1中具体实现了载波和码NCO的设计。,The code numerically controlled oscillator phase accumulator bits N 32 verilog HDL language in the concrete realization of the design of the carrier and code NCO Quartus II 9.1.
Add_ahead
- 无流水线加法器与寄存器结合在一起的相位累加器设计程序-vhdl implementation of phase accumulator without pipelines
ImprovePipelineAdder
- 基于流水线加法器与寄存器结合在一起的相位累加器设计程序-vhdl implementation of phase accumulator with pipeline and registers.
PipleFullAdder
- 基于流水线的超前进位相位累加器设计程序,速度明显优于无流水线超前进位累加器-vhdl implementation of phase accumulator with pipeline and advanced carry.