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FFT8PFPGAPverilog
- FFT8+FPGA+verilog.输入：butt8_real0—7、butt8_imag0—7为输入的8位数据的实部和虚部；输出：y0_real~y7_real、y0_imag~y7_imag为8点fft的输出 -FFT8 FPGA verilog.butt8_real0—7、butt8_imag0—7y0_real~y7_real、y0_imag~y7_imag
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