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Quartus+II+++ModelSim+SE+++后仿真+++库文件.rar
- Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
bin_count
- i m sending hdl code of dm using verilog and vhdl with all blocks contain fft,ifft,scrambler,transmitter,receiver.-i m sending hdl code of ofdm using verilog and vhdl with all blocks contain fft,ifft,scrambler,transmitter,receiver.
uart_tr(3)
- uart_tr 异步串口通信主机 使用verilog HDL语言编写-uart_tr the host of the uart
OV7725_i2c_timing_ctrl
- iic接口verilog HDL代码，经过测试验证，在OV7725控制接口上验证- //i2c interface output i2c_sclk, //i2c clock inout i2c_sdat, //i2c data for bidirection //user interface input [7:0] i2c_config_size, //i2c config data counte output reg [7:0] i2c
notes_Lecture-2
- Advance Design with Verilog HDL Lecture 2
ADconversion
- Veriloghdl 代码使用ADC0809来进行ad转换，使用verilog hdl程序来进行ad转化-Veriloghdl ad code uses ADC0809 to convert, using the verilog hdl program to ad conversion