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  1. UART_RS232(verilog)

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  2. /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是:串口处于全双工工作
  3. 所属分类:assembly language

    • 发布日期:2017-11-07
    • 文件大小:586.22kb
    • 提供者:饕餮小宇
  1. chao

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  2. 利用有限状态机实现一般时序逻辑分析的方法; 进掌握用Verilog编写的有限状态机的标准模板-Finite state machine to achieve general sequential logic analysis method into the grasp of finite state machines using Verilog standard template
  3. 所属分类:assembly language

    • 发布日期:2017-11-19
    • 文件大小:158.34kb
    • 提供者:zhangchao
  1. fsm1

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  2. 用verilog实现有限状态机,是摩尔型的,有详细代码-Finite state machines using verilog to achieve, is the molar type, a detailed Code
  3. 所属分类:assembly language

    • 发布日期:2017-04-14
    • 文件大小:3.71kb
    • 提供者:迅雷
  1. RISC_CPU

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  2. RISC_CPU 设计练习这是用verilog写的一个基于状态机的简易RISC_CPU的设计,里面包含各个模块,每个模块经过仿真没有问题,整个工程在板子上经过试验。--This is a verilog to write a simple RISC_CPU based state machine design, which contains various modules, each module through simulation without problems, the whole pr
  3. 所属分类:assembly language

    • 发布日期:2017-05-09
    • 文件大小:1.48mb
    • 提供者:Dong
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