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shiweichenfaqi
- maxplus做的四位乘法器，可下载仿真
multiplier_interface
- verilog 写的工程，是个基于流水线的乘法器-verilog write the works, is based on a pipelined multiplier
MULTI4BIT
- 4位乘法器由于所使用的软件是ISE，没有LPM_ROM可以直接调用，所以此设计直接调用的乘法器的IP核来完成此功能，达到同样的效果。-Four multiplier
booth
- 基于booth算法的16位乘法器，通过减少部分积的运算次数提升速度。(The 16 bit multiplier based on the Booth algorithm improves the speed by reducing the number of arithmetic times of the partial product.)