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ECC
- 一种并行的有限域乘法器结构，用于ECC系统构建，多项式基-A parallel Finite Field Multiplier Architecture for ECC system construction, polynomial basis
Parallel-optimization
- 介绍用于光纤通信的速率为2.5 Gb/s的高速RS(255,239)译码器设计。对输入信号中可能出现的超 出译码器纠错能力的误码可进行检测判断,保证了误码不扩散。对译码器中大量使用的有限域乘法器进行了优化设计,尤其对并行钱氏搜索电路中的乘法器采用了按组优化设计方法,与直接实现方法相比,复杂度降低了45 -For optical fiber is introduced at a rate of 2.5 Gb/s (255239) of the high speed RS decoder des
ReedSolomon-decode-new-circuit
- 用于RS码译码的两种新电路:普通基“比特串行序列乘法电路”和“比特串行 乘法累加电路”,基本上以m个与门代替了两个任意元素相乘的复杂乘法器,使译码电路大大简化.作为一个应用实例,详细阐明了用它们构造的RS码纠删/纠错译码各步电路. -Used for RS code of decoding two new circuit: common base "bit serial sequence multiplication circuit" and "bit serial multiplica
Phase-and-Frequency-Detector
- 针对锁频锁相器( Phase and Frequency Detector, PFD) 应用于低信噪比、大频偏的条件, 通过理论分析和仿真验证阐述了窗口类型对系统频偏捕获速度、范围、噪声门限及相位噪声抖动的影响机理. 推导出等效相位噪声功率谱密度的表达式. 证明了大窗口具有更低的噪声门限和更小的稳态相位抖动, 但捕获速度较慢. 为了提高捕获速度, 对鉴相器输出值取极性运算得到改进的PFD 算法. 新算法不仅能增加鉴相增益提高捕获速度 还可以减少等效噪声功率谱密度降低相位抖动 同时新算法不需要乘法
wallace-tree-multiplier
- 关于fpga乘法器的一种算法，一种wallace树压缩器硬件结构的实现-An algorithm on fpga multiplier, a wallace tree compression hardware structure
MSP430F149
- 德州仪器的 MSP430系列是一种超低功耗微控制器系列，由针对各种不同应用模块组合特性的多种型号组 成．微控制器可设计成使用电池长时间工作．由于其16 位的体系结构，16 位的 CPU 集成寄存器和常数发生器， 可使 MSP430实现了最大化的代码效率。数字控制振荡器使所有低功率模式唤醒到运行模式小于6us 的唤醒时间。 MSP430x13x和MSP430x14x系列是有两个内置16 位定时器，一个快速12 位A/D 转换器，一或两个通用串 行同步/异步通信接口(USART)
mar2010
- 基于FPGA的单精度浮点数乘法器设计，本文设计了一个基于FPGA的单精度浮点数乘法器。乘法器为五级流水线结构。设计中采用了改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构，减少了部分积的数目，缩短了部分积累加的耗时；提出了对尾数定点乘法运算中Wallace树产生的2个伪和采用部分相加的处理方式，有效地提高了的运算速度；并且加入了对特殊值的处理模块，完善了乘法器的功能。单精度浮点数乘法器在Altera DE2开发板上进行了验证，其在Cyclone II EP2C35F672C6器
threory_FSK
- 相干解调是指利用乘法器，输入一路与载频相干（同频同相）的参考信号与载频相乘。 因此相干解调需要接收机和载波同步；-demodulation algorithm
8-Multipliers
- 国外大学上课用PPT。关于乘法器架构，实现，优化，有booth算法的具体实例。-Foreign university classes PPT. About multipliers architecture, implementation, optimization, there is a specific instance of the booth algorithm.
16bit-Mulitiplier-Verilog-procedure
- 这是一个16位乘法器Verilog程序，包括有符号位和无符号位乘法器-This is a 16-bit multiplier Verilog program, including the sign bit and no sign bit multiplier
COP2000-experimental-instrument
- 计算机组成原理 利用COP2000实验仪自行设计指令系统实现乘法器和除法器实验指导-Principles of Computer Organization the use of COP2000 experimental instrument design their own instruction set multiplier and divider experimental guidance
mul8bit_shift_add
- 移位相加8位乘法器，含有每个模块的详细说明-Shift and add 8-bit multiplier, and contains a detailed descr iption of each module
Multiplier
- 详细介绍了给予Verilog的乘法器设计过程。-Details the the multiplier given Verilog design process.
multiply
- 本文利用全加器、半加器，利用进位保留的思想，在前向割集中加入四级流水实现了乘法器的设计，提高乘法器的运算速度，并且介绍了乘法器的VHDL的程序编写过程以及代码，并给出了仿真波形-In this paper, the use of the full adder, half adder using carry-save ideological forward cutset added four water to achieve a multiplier design, to improve the
Butterfly-operations
- 8位基2FFT算法的蝶形运算的代码，不含有复数乘法器-8 base 2FFT algorithm butterfly operation code does not contain a complex multiplier
200711-0054-05
- TMS28335初始化完成之后， 1、 先DDS产生73.35hz的方波。（问流量管固定频率） 2、 乘法器的另一个数字端输入乘数直接给一个固定值（按照5v），系数是固定的就是对应PID输出的那个接口，串行十二位信号输出（需要先定好一个GPIO接口）。 3、 再延迟一定的时间0.1s或其他时间之后，开始ad采集信号，分别采两路AD信号，此时不稳定（为什么要等到一定的幅值才开始采集AD信号） 4、 选择250点估计一个频率，频率估计的方法采用计算峰值次数的方法或者过零点，总之是为了
wallacetree-16bit-multiplier
- 这是一种多功能的乘法器的设计思路,只要有了它,就能快速的解决乘法的问题,是卷积,求和,积分的好帮手.-This is a versatile multiplier design ideas, as long as you have it, you can quickly solve the problem of multiplication, convolution, summation, integral a good helper.
Verilog_EX
- 移位乘法器/流水线乘法器，流水线结构的基本应用-Pipelined multiplier
carry_save_mult
- 常用乘法器设计 样例程序-Common Multiplier sample program
ff_mul
- 伽罗华域GF（q）乘法器设计-Galois field GF (q) Multiplier