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mar2010
- 基于FPGA的单精度浮点数乘法器设计，本文设计了一个基于FPGA的单精度浮点数乘法器。乘法器为五级流水线结构。设计中采用了改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构，减少了部分积的数目，缩短了部分积累加的耗时；提出了对尾数定点乘法运算中Wallace树产生的2个伪和采用部分相加的处理方式，有效地提高了的运算速度；并且加入了对特殊值的处理模块，完善了乘法器的功能。单精度浮点数乘法器在Altera DE2开发板上进行了验证，其在Cyclone II EP2C35F672C6器
multiply
- 本文利用全加器、半加器，利用进位保留的思想，在前向割集中加入四级流水实现了乘法器的设计，提高乘法器的运算速度，并且介绍了乘法器的VHDL的程序编写过程以及代码，并给出了仿真波形-In this paper, the use of the full adder, half adder using carry-save ideological forward cutset added four water to achieve a multiplier design, to improve the
Four-serial-binary-adder
- 用Quartus II软件原理图编写四位串行二进制加法器-Principle of Quartus II software, written in four serial binary adder
pj
- 带有进位位的加法器、用vhdl语言编写。已通过quartusII编译-With the carry bit adder
carry_chain_adder
- 第15章 常用加法器设计 样例程序-Chapter 15 Common Adder sample program
add8_shift
- n位可配置加法器,根据自己的配置扩展成n位加法器-n-bit adder can be configured to extend into the n-bit adder according to their configuration
jiafaqi
- 加法器运用vc++的mfc做的简单的加法器只能做加法。为了能下载~-Simple adder
multer
- 16*16位的乘法器，用booth编码，采用Wallace树结构，用超前进位加法器。-booth encoded multiplier
adder_sub_mul
- 加法器，减法器，乘法器，超前进位，一位拓展成四位-adder and subber are written by the language of VerilogHDL one bit to four bits.
bmam
- 本书用大量的篇幅讲述了与计算机原理相关的条种编码方法， 并通过数字逻辑电路(包括逻辑与开关，逻辑门电路与触发器， 二进制加法器等)以及存储器、微处理器的形式、组织及发展阐述了编码的实现。 此外，本书还涉及到计算机系统、操作系统、编程语言等的产生及发展， 甚至对计算机图形化的相关技术也给了一个全面的描述。-In addition, the book also involves the generation and development of computer system, o
carry-select-adder
- 进位选择加法器是一种比传统加法更快的加法器-Carry-select-adder is a new fast way to do the calculation
texio-user-method
- T E X T I O 在V H D L 仿真与磁盘文件之间架起了桥梁，使用文本文件扩展V H D L 的仿真功能。本文介绍 TEXTIO 程序包，以一个加法器实例说明TEXTIO 的使用方法，最后使用ModelSim 对设计进行仿真， 并分析仿真结果。-TEXTIO between VHDL simulation and bridges the gap between the disk file, use a text file extension of VHDL simulation