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jiangxiaolong
- 蒋小龙的关于FPGA算法教程.经典! (其中包含加法器,乘法器极其算术逻辑部件设计)
10vhdlexamples
- 10个VHDL程序实例，包括加法器，全加器、函数发生器，选择器等。
cpupipeline
- CPU设计，加法器，乘法器，除法器等，有原理讲解等。挺不错的资料
comp_arith
- cpu设计中关于加法器，乘法器，除法器设计的ppt，希望对硬件学习的人有帮助
jfq
- 加法器是实现两个二进制数相加运算的 基本单元电路。8 位加法器就是实现两个8 位 二进制相加,同时加上低位进位的运算电路。-Adder is to achieve the sum of two binary computing the basic unit of the circuit. 8-bit adder is to realize the sum of two 8-bit binary, at the same time together with the low binary
FLOAT
- 介绍关于FPGA的浮点加法器运算单元设计-Information on floating-point FPGA-adder cell design computing
EDA
- 通过两个4位加法器级联实验以个八位加法器。-Through two cascaded adder four of eight experiments adder.
FPGA
- 基于FPGA数字乘法器的设计：数字乘法嚣是目前数字信号处理中运用最广泛的执行部件之一，本文设计了三种基于FPGA 的数字乘法器．分别是移位相加乘法嚣、加法器树乘法器和移位相加一加法嚣树混合乘法器。通过对三种方案的仿真综合以厦速度和面积的比较指出了混合乘法器是其中最佳的设计方案-FPGA-based digital multiplier design: the number of multiplicative noise is the use of digital signal processin
ADD
- 加法器，实现了基本的二进制加法，带有进位-Adder to achieve the basic binary addition with carry
DDS1
- 直接数字频率合成器（Direct Digital synthesizer）是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器（LPF）构成-Direct digital frequency synthesizer (Direct Digital synthesizer) is the concept of direct synthesis from the requirements phase of a wav
DDS
- 简易的直接式数字频率计（DDS） 32位加法器，32位寄存器，sin_rom表-Simple direct digital frequency meter (DDS) 32-bit adder, 32-bit registers, sin_rom Table
ser_adder
- 串入串出加法器 verilog 代码 串入串出加法器 verilog 代码-serial adder verilog code serial adder verilog code
Verilog
- 基于Verilog语言的循环式加法器的设计,是中国科技大学电子与科学系论文-Cycle adder design based on Verilog language, University of Science and Technology of China Electronic Science thesis
21-bit--leading-adder-Verilog
- 这是一个21位超前进位加法器的verilog程序。-21 bit leading adder verilog program.
8-grade-4-pipeline-adder-Verilog
- 这是一个8位4级流水线的加法器的Verilog程序。-This is a eight grade 4 pipeline adder the Verilog program.
16-leading-adder-Verilog-program
- 这是一个16位超前进位加法器的Verilog程序。-This is a 16 bit leading adder verilog program.
sin-creater
- 本文通过一种较简单的方法，设计了频率可调的正弦信号函数发生器。本文设计的正弦波发生器通过改变取点的步长实现频率可调，通过加法器获得输出点地址，调用ROM存储单元的数据，实现了正弦波发生器的设计。包括源码以及仿真结果，完整实验报告~-This article through a relatively simple method, the design of the sinusoidal signal of the frequency tunable function generator. Pape
xjwbwd
- 这个fpadd程序应用verilog语言，实现的功能是简单的浮点加法器。初学的同学们可以一看。-This fpadd program applications verilog language to achieve the function is simple floating point adder. Beginner students can have a look.
16位流水线加法器
- 16位流水线加法器报告，内涵主代码测试代码测试结果及分析(16 bit pipelined adder)