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Verilog编码与综合中的非阻塞性赋值CummingsSNUG2000SJ_NBA_rev1_2.rar
- Verilog编码与综合中的非阻塞性赋值
FPGA_GPS_C_A
- 本文：采用了FPGA方法来模拟高动态(Global Position System GPS)信号源中的C／A码产生器。C／A码在GPS中实现分址、卫星信号粗捕和精码(P码)引导捕获起着重要的作用，通过硬件描述语言VERILOG在ISE中实现电路生成，采用MODELSIM、SYNPLIFY工具分别进行仿真和综合。
VerilogHDLDigtialSystemDesign
- Verilog HDL数字设计与综合 夏宇闻译（第二版）
Veilogbook
- 第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL
veilog HDL编码规范
- 详细介绍了verilog HDL编码的注意事项和基本规范。分为可综合部分，仿真专用部分以及nc-verilog仿真环境的建立。
advice-for-VHDLVerilog
- 对于VHDL、Verilog的可综合的代码风格的介绍和对初学者的建议-For VHDL, Verilog code that can be integrated style of presentation and suggestions for beginners
Verilog编码与综合中的非阻塞性赋值CummingsSNUG2000S
- Verilog编码与综合中的非阻塞性赋值-Verilog code and synthesis must blocking evaluation
synopsis_FSM_coding
- synopsis的有限状态机编码方法的文档。 针对synopsis的综合环境，根据其综合工具的特点说明安全可靠、速度适合的FSM编码风格。 FSM coding style under synopsis. Used for verilog or vhdl designer. Good study data for ASIC newhand.-synopsis of the finite state machine coding documents. Synopsis for the in
QuartusIIModelsim
- modelism 与Verilog的综合使用 和经典啊，FPGA绝对哟用-modelism and the integrated use of Verilog and classic ah, FPGA with absolute yo
shuoming
- 使用Verilog HDL进行数字逻辑设计、综合、仿真的步骤及工具软件使用简要说明.doc
564-784-fpga-1-develop
- 该文档主要针对Verilog语言的快速应用指南，包括语法、综合及硬件方面的应用等内容-The document aimed at the rapid application of Verilog language guide, including grammar, comprehensive and content of the application of hardware
firfilter14
- 用Quartus II实现综合布线，要求充分利用Altera Stratix/Stratix II的器件的DSPBLOCK资源，Quartus II综合出的系统最高工作频率达到270Mhz以上.用Verilog进行编程。-Pipeline FIR structure。
DesignCompilerPPT
- 用design compiler对verilog hdl的程序进行逻辑综合最后生成门级网表即用门生成的电路图。-Verilog hdl with design compiler of the logic synthesis procedure generates the final gate-level netlist that is generated with the door circuit.
verilog-coding-rules
- Verilog HDL可综合RTL级代码设计规范及风格-Verilog HDL RTL level code design specifications and style
fifo
- 这篇文档主要是描述了fifo的作用，里面有用verilog写的源码，及其综合后的结果-This document mainly describes the role of the FIFO inside useful verilog to write source code, and its consolidated results
VerilogHDLWritingSpecifications
- 规范的Verilog代码风格对于最后的综合以及错误的查找都是极为重要的，并且为之后的阅读打下基础*-Standard Verilog coding style for final comprehensive and error lookup is extremely important, and lay the foundation for the subsequent reading*
baheyxj
- 由（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试-By (Verilog or VHDL) to complete the circuit design, synthesis and layout, can be a simple rapid burning to test on the FPGA
systemverilog
- 是关于System Verilog的课件，简要介绍了了System Verilog的用法，主要介绍进行可仿真和可综合的硬件设计，作为Verilog的扩展，在抽象设计、测试平台和基于C语言的应用程序设计接口有重大改进。-About System Verilog courseware, brief introduction of System Verilog usage introduces conduct can be integrated simulation and hardware desi
夏宇闻verilog数字系统设计综合教程
- 夏宇闻的经典书籍：夏宇闻verilog数字系统设计综合教程(Xia Yuwen classic books: Xia Wen Verilog digital system design tutorial)