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基于C P L D 的伪随机序列发生器，用FPGA产生随机序列的-CPLD-based pseudo-random sequence generator, generate random sequences using FPGA
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提出了一种可以显著降低伪随机码功耗的m序列伪随机码发生器并行实现结构。-A can significantly reduce the power consumption of the m pseudo-random code sequence of pseudo-random code generator parallel implementation structures.
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用GAL16V8设计可变长度序列信号发生器，在掌握伪随机序列性质的基础上，设计给定长度的伪随机序列信号发生器，也即设计给定n后（n为移位寄存器的级数）最长线性反馈移位寄存器序列。并在给定n产生的最长序列的基础上，截短出课题给出的序列长度，并用FM软件对可编程器件GAL16V8进行编程，以实现长度不同的序列信号发生器。-GAL16V8 design variable-length sequence signal generator based on the master pseudo-random
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这套NIST（国家标准与技术研究所）测试程序是一个统计包，包括16种测试手段。这些测试手段可测试由用作保密随机或者伪随机数发生器的硬件和软件产生的任意长的2进制序列的随机性。这些测试手段主要致力于判定可能存在于序列中的多种多样的非随机性。其中一些测试又可以分解成多种子测验。这16种测-Set NIST (National Institute of Standards and Technology) test procedure is a statistical package, includin
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伪随机序列产生器，利用GOLLON 级联F-FCSR产生伪随机序列，FPGA实现功能，仿真，结果分析-Pseudo-random sequence generator using GOLLON cascade F-FCSR generate pseudo-random sequence, FPGA implementation function, simulation results analysis
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伪随机序列发生器的vhdl算法 设计一个伪随机序列发生器，采用的生成多项式为1+X^3+X^7。要求具有一个RESET端和两个控制端来调整寄存器初值（程序中设定好四种非零初值可选）--Design of VHDL algorithm for pseudo random sequence generator is a pseudorandom sequence generator, using the generating polynomial 1+X^3+X^7. RESET has a cli
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