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pld MegaWizard Plug-In Manager
- 利用QuartusII的"MegaWizard Plug-In Manager", 设计输入数据宽度是4bit的ADD、SUB、MULT、DIVIDE、COMPARE 把它们作为一个project,DEVICE选用EPF10K70RC240-4,对它们进行 时序仿真,将仿真波形(输入输出选用group)在一页纸上打印出来。 2.利用QuartusII的"MegaWizard Plug-In Manager"中的LPM_
fre_ctrl
- 利用verilog语言,从上至下层次管理的设计思想;Verilog HDL的行为描述和结构描述,实现8位频率计,4个0检测修正电路的原理说明-The use of Verilog language, top-down hierarchical management design idea Verilog HDL descr iption of the behavior and structure of a descr iption of the realization of frequency
DDS1
- 直接数字频率合成器(Direct Digital synthesizer)是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器和低通滤波器(LPF)构成-Direct digital frequency synthesizer (Direct Digital synthesizer) is the concept of direct synthesis from the requirements phase of a wav
firfilter14
- 用Quartus II实现综合布线,要求充分利用Altera Stratix/Stratix II的器件的DSPBLOCK资源,Quartus II综合出的系统最高工作频率达到270Mhz以上.用Verilog进行编程。-Pipeline FIR structure。
dds_project
- DDS直接数字频率合成器,能产生正弦波,方波,锯齿波,三角波四种波形,同时能在12864上显示波形类型和频率,用FPGA verilog实现的-DDS direct digital frequency synthesizer can produce sine, square wave, sawtooth wave, triangle wave four waveform, while in the 12864 on display the waveform type and frequency
pal.rar
- PAL制式时序发生verilog模块,13.5MHz,频率可以改,PAL video timing generator verilog modules, 13.5MHz, the frequency can be changed
fpga
- 这是一个利用verilog HDL语言编写的自动频率计设计项目,能运行-This is a verilog HDL language automatic frequency meter design projects, and be able to run
Verilogpinlvji
- 基于verilog HDL的频率计设计,多个模块,误差较小。-Based on the the verilog HDL frequency meter design, multiple modules, the error is smaller.
module-sj001
- 这是基于fpga设计的数字频率计每个模块的 verilog hdl-This is based on verilog hdl fpga design of digital frequency meter for each module
DPSK_modulate
- verilog实现DPSK的调制是基于DDS直接频率生成-verilog realize DPSK modulation
18.基于2.4GHz的数字基带系统设计与实现
- 首先设计了 2.4GHz 数字基带系统的架构,该架构包括模拟前端、数字 基带、寄存器、协议处理和 I/O 等模块,其中,数字基带模块由发送子系统和接收 子系统构成。基于该架构,使用 Verilog HDL (hardware descr iption language,硬件 描述语言)设计了数字基带发送子系统,该发送子系统由 PPDU、symbol-to-chip、 chip-to-precode、 CRC 和白化五个模块组成,采用 symbol-to-chip 和 chip-to-pr
div1_feng
- 用verilog实现除法的功能,其中可以实现整数的除法,并有小数的表示。(verilog divider function ise fpga frequency)
kese0
- 频率计等精度测量测频测周期测相位 运用Verilog语句 在FPGA(asdsssfdfsdffjtfjtjrtrt)
Verilog-数字频率计
- 实现了利用verilog在FPGA系统上实现的数字频率计,三个档位可供选择。(The digital frequency meter implemented on the FPGA system by Verilog is realized, and three files can be selected.)