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Booth_mutipler
- 布思基四乘法器实现,很好用,快来看,希望对大家有所帮助.-Busaiji four multiplier, useful, Come see, we want to help.
jiangxiaolong
- 蒋小龙的关于FPGA算法教程.经典! (其中包含加法器,乘法器极其算术逻辑部件设计)
cpupipeline
- CPU设计，加法器，乘法器，除法器等，有原理讲解等。挺不错的资料
VHDLshili
- 本压缩包里含有一4位乘法器及PDF书记一本，其中PDF书记钟含有百例各种VHDL实例
RS_255_223en_code
- GF_2_m_域乘法器的快速设计及FPGA实现，ＲＳ编码及其译码都是在GF_2_m_域中进行的
Adaptive-digital-filter
- 自适应数字滤波器中乘法器的硬件设计，用VHDL语言实现自适应数字滤波器。-Adaptive digital filter in multiplier hardware design, using VHDL language adaptive digital filter.
DDS-baseddesignofthesinusoidalsignalgenerator
- 本设计采用AT89552单片机，辅以必要的模拟电路，实现了一个基于直接数字频率合成技术(DDS)的正弦谊号发生器。设计中采用DDS芯片AD9850产生频率1KHZ~10MHZ范围内正弦波，采用功放AD811控制输出电压幅度， 由单片机AT89S52控制调节步进频率1HZ。在此基础上，用模拟乘法器MC1496实现了正弦调制信号频率为1KHZ的模拟相度调制信号；用FPGA芯片产生二进制NRZ码,与AD9850结合实现相移键控PSK、幅移键控ASK、频移镇键FSK。-AT89552 the singl
chengfa
- 用VerilogHDL的16*16乘法器的设计实现，采用的是移位相乘方法-VerilogHDL with 16* 16 multiplier design using the method of displacement multiplied
FPGA
- 基于FPGA数字乘法器的设计：数字乘法嚣是目前数字信号处理中运用最广泛的执行部件之一，本文设计了三种基于FPGA 的数字乘法器．分别是移位相加乘法嚣、加法器树乘法器和移位相加一加法嚣树混合乘法器。通过对三种方案的仿真综合以厦速度和面积的比较指出了混合乘法器是其中最佳的设计方案-FPGA-based digital multiplier design: the number of multiplicative noise is the use of digital signal processin
doublemult
- 设计了一个双精度浮点乘法器。该器件采用改进的BOO TH 算法产生部分积, 用阵列和 树的混合结构实现对部分积的相加, 同时, 还采用了快速的四舍五入算法, 以提高乘法器的性能。把 设计的乘法器分为4 级流水线, 用FPGA 进行了仿真验证, 结果正确 并对FPGA 实现的时序结果 进行了分析。-Designed a double-precision floating-point multiplier. The device uses an improved algorithm fo
sopc_led_bf
- 基于FPGA 乘法器实验 内全部管脚分配都已弄好 -multiprocessor based on FPGA
ECC
- 一种并行的有限域乘法器结构，用于ECC系统构建，多项式基-A parallel Finite Field Multiplier Architecture for ECC system construction, polynomial basis
MSP430F149
- 德州仪器的 MSP430系列是一种超低功耗微控制器系列，由针对各种不同应用模块组合特性的多种型号组 成．微控制器可设计成使用电池长时间工作．由于其16 位的体系结构，16 位的 CPU 集成寄存器和常数发生器， 可使 MSP430实现了最大化的代码效率。数字控制振荡器使所有低功率模式唤醒到运行模式小于6us 的唤醒时间。 MSP430x13x和MSP430x14x系列是有两个内置16 位定时器，一个快速12 位A/D 转换器，一或两个通用串 行同步/异步通信接口(USART)
mar2010
- 基于FPGA的单精度浮点数乘法器设计，本文设计了一个基于FPGA的单精度浮点数乘法器。乘法器为五级流水线结构。设计中采用了改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构，减少了部分积的数目，缩短了部分积累加的耗时；提出了对尾数定点乘法运算中Wallace树产生的2个伪和采用部分相加的处理方式，有效地提高了的运算速度；并且加入了对特殊值的处理模块，完善了乘法器的功能。单精度浮点数乘法器在Altera DE2开发板上进行了验证，其在Cyclone II EP2C35F672C6器
16bit-Mulitiplier-Verilog-procedure
- 这是一个16位乘法器Verilog程序，包括有符号位和无符号位乘法器-This is a 16-bit multiplier Verilog program, including the sign bit and no sign bit multiplier
COP2000-experimental-instrument
- 计算机组成原理 利用COP2000实验仪自行设计指令系统实现乘法器和除法器实验指导-Principles of Computer Organization the use of COP2000 experimental instrument design their own instruction set multiplier and divider experimental guidance
mul8bit_shift_add
- 移位相加8位乘法器，含有每个模块的详细说明-Shift and add 8-bit multiplier, and contains a detailed descr iption of each module
Multiplier
- 详细介绍了给予Verilog的乘法器设计过程。-Details the the multiplier given Verilog design process.
multiply
- 本文利用全加器、半加器，利用进位保留的思想，在前向割集中加入四级流水实现了乘法器的设计，提高乘法器的运算速度，并且介绍了乘法器的VHDL的程序编写过程以及代码，并给出了仿真波形-In this paper, the use of the full adder, half adder using carry-save ideological forward cutset added four water to achieve a multiplier design, to improve the
200711-0054-05
- TMS28335初始化完成之后， 1、 先DDS产生73.35hz的方波。（问流量管固定频率） 2、 乘法器的另一个数字端输入乘数直接给一个固定值（按照5v），系数是固定的就是对应PID输出的那个接口，串行十二位信号输出（需要先定好一个GPIO接口）。 3、 再延迟一定的时间0.1s或其他时间之后，开始ad采集信号，分别采两路AD信号，此时不稳定（为什么要等到一定的幅值才开始采集AD信号） 4、 选择250点估计一个频率，频率估计的方法采用计算峰值次数的方法或者过零点，总之是为了