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  1. test_uart

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  2. verilog 编写的串口发送和接收模块,能够设定停止位和校验位,并且包含了modelsim仿真文件。-verilog prepared by the serial port to send and receive module, capable of setting the stop bit and the parity bit, and includes modelsim simulation files.
  3. 所属分类:Other systems

    • 发布日期:2017-04-28
    • 文件大小:368138
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