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freq2_2
- 奇数分频:2.2倍分频,其他任意奇数倍的分频可扩展得到.-Odd-numbered frequency: 2.2 times the frequency, and other odd times arbitrary frequency may be extended.
12.5fenpin
- 时钟产生电路，12.5倍分频电路，可以用于参考半分频电路-Clock Generation Circuit, 12.5 times the sub-frequency circuit can be used to refer to half-frequency circuit
fenpinqi
- 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循 环下去。这种方法可以实现任意的偶数分频。-Dual frequency many times: even several times frequency should be more familiar with all the sub-fre
arm_moni
- verilog 程序，用于通讯系统测试，输入40MHz时钟，40倍分频之后，输出1Mhz时钟-verilog procedures for communication system testing, 40MHz input clock frequency to 40 times, the output clock 1Mhz
oushoufenping
- 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的，时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。-Dual frequency many times: even several times frequency should be more familiar with all the sub-frequ
costas_carrier_recover
- 基于硬件定点的完整的costas载波恢复环设计，FPGA设计可以用之参考。包括输入QPSK信号，16倍符号率采样，初始频差2.4KHz，以及低通滤波器的设计等待。最重要的是有本人的注释，易于上手。-Hardware-based fixed-point of complete costas carrier recovery loop design, FPGA reference design can be used. Including input QPSK signal, 16 times th
52_divider
- 多倍（次）分频器 请注意: 本例的各个源描述的编译顺序应该是: 52_divider.vhd 52_divider_stim.vhd-Times (times) divider Please note: This case is described in various sources to compile the order should be: 52_divider.vhd 52_divider_stim.vhd
DDCFPGA
- 针对DVB-T标准ETSI EN 300 744 V1.5.1,设计了可用于DVB-T接收整机的多速率DDC模块,并在FPGA中仿真实现.在复用数字振荡混频模块的基础上,根据输入信号的不同带宽(6M/8MHz)选择不同的抽取滤波器组完成抽取因子为3或4的多速率处理任务,利用两级半带滤波器(HBF)级联完成4倍抽取滤波,单级奈奎斯特滤波器完成3倍抽取滤波.-For the DVB-T standard ETSI EN 300 744 V1.5.1, designed for DVB-T recei
fenpinqi
- 经典的分频器程序设计，分辨对偶数倍分频和奇数倍分频进行了EDA的程序编写，通过这两个程序，可写出所有的分频器设计-Classic divider programming, identify multiple points on the dual-frequency and odd multiples of the sub-frequency EDA programming carried out by these two programs can be designed to write all
DIVIDER
- 多倍（次）分频器。 多倍（次）分频器-BCD Code Conversion
lunwen
- 毕业论文对于频率的测量,常用的方法有直接测频法和测周法.直接测频法是通过测量标准闸门时间内待测信号的脉冲数而计算出待测信号频率的,由于闸门时间通常不是待测信号周期的整数倍,因此存在最大±1的待测信号脉冲误差,只能在信号频率较高时采用 测周法是通过测量待测信号的周期并求其倒数而求得其频率的,在待测信号的一个周期内也存在最大±1的标准信号脉冲误差,只能在信号频率较低时采用.这两种频率测量方法都存在局限性,并难以实现宽频带、高精度测量-Thesis for the frequency of measu
deccount2.5
- 本程序为利用VHDL语言完成的小数倍分频电路设计程序-fenpindianlu
pll
- DPLL由 鉴相器、 模K加减计数器、脉冲加减电路、同步建立侦察电路、模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍)为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. -DPLL by the phase detector, K addition and subtraction counter mode, pulse subtraction circuit, sy
fenpengqi
- 偶数倍分频的原理十分简单，例如8分频率电路设计-Even multiple of the principle of frequency is very simple, such as 8 points Frequency Circuit
odd_division_wushihai
- 对于实现占空比为50 的N倍奇数分频，首先进行上升沿触发进行模N计数，计数到某一个值n时输出时钟进行翻转，然后再计数（N-1）/2次，再次进行翻转得到一个占空比非50 奇数n分频时钟。同理，同时进行下降沿触发的模N计数，等计数到n时，输出时钟进行翻转，同样再计数（N-1）/2次，输出时钟再次翻转生成占空比非50 的奇数n分频时钟。两个占空比非50 的n分频时钟进行相或运算，即得到占空比为50 的奇数N分频时钟。verilog HDL实现-For achieving a 50 duty cyc
program
- 此程序1000倍的数字分频器，进行数字分频-This program digital divider, the digital divide
freq_divider
- 一个时钟分频器，可以实现任意整数倍或者分数倍的分频功能。-A clock divider can be an arbitrary integer multiple or fraction of times the frequency function.
verilog_n_evendivider
- verilog 中很好的n倍奇数分频器，开发环境为ISE10.1，仿真环境为modesim6.3-n times in good verilog odd divider, the development environment for ISE10.1, simulation environment for the modesim6.3
VHDL
- 分频器实现不仅可以以偶数倍分频，还可以以基数被分频，可以调整占空比-Divider to achieve not only the frequency can be even several times, but also can be divided base, you can adjust the duty cycle
fenpingqi--ok
- 奇数15倍分频器设计,已通过仿真，代码无误-Odd division design 15 times