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PLL
- 基于EP2C8的锁相环倍频文件 原来时钟为25Mhz 倍频为100Mhz-File the original clock of the EP2C8 the phase locked loop frequency multiplier 25Mhz for 100Mhz
eda
- EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时
Constant_PQ_Microgid_matlab
- 逆变器并网发电的主要是逆变器输出正弦波电流的控制技术，要求与电网同频同相的电流，此matlab模型中使用锁相环技术，恒功率控制，LCL滤波器技术使达到并网要求-Constant_PQ_Microgid
LC7218-PLL-89C51
- 89C51单片机控制LC7218锁相环电路，根据预置分频系数显示频率-89C51 microcontroller to control the LC7218 PLL, display frequency according to the preset frequency coefficient
dpll1600e
- 数字锁相环的设计，包括鉴相器，环路滤波器，spi口输出，分频器的源代码-Digital phase-locked loop design source code, including the phase detector, loop filter, spi port output divider
pll
- 430单片机的锁相环技术，通过调节锁相环的倍频系数来调节单片机运行速度-The phase-locked loop technology 430 singlechip, through the multiplier factor regulating phase-locked loop to regulate the microcontroller running speed
pll_carrier_syn
- 本程序是锁相环的仿真程序，具有接收端载波同步的功能。注释详尽，程序规范。发端的调制方式有单载波调制，BPSK调制，QPSK调制可供选择。程序中有星座图，锁相环的频差、相差图，以及解调后的基带波形。-This program is a phase-locked loop simulation program, the with carrier synchronization receiving end function. Notes detailed program specifications.
03.MCF5225X_PLL-----
- 飞思卡尔mcf52255锁相环,倍频80M，可自己更改-the pll about freecale mcf5255，you can choose the times you need
GPS
- 导航仿真实验，包括锁频换，锁相环，伪码的产生，调制等，比较全。-Navigation simulation experiments, including locked exchange, PLL, pseudo-code generation, modulation, etc., more full.
PLL_test
- 基于DSP6713，对DSP内的锁相环相关的寄存器进行设置，实现锁相环倍频功能，DSP入门级资料。-Based on the DSP6713, the DSP phase-locked loops in the relevant register set, realization of PLL frequency multiplier function, DSP entry-level data.
74HC595--SPI-used-LED
- stm32通过spi口与74hc595相连，然后由74hc595控制8盏灯的闪灭，注意该工程所用外接高速晶振为12MHZ,而大部分板子为8M赫兹，使用时需要修改锁相环倍频系数。-stm32 through spi port is connected with 74hc595 and eight lights are ocontrolled by the 74hc595 , note that works with an external high-speed oscillator is 12M
adf4350
- adf4133锁相环程序，目前是输出固定的几个频点，如果想改成可以改频的，可以自己加个串口，自己定义协议即可-adf4133 PLL program, is currently a fixed number of output frequency, the frequency can be changed if you want to change, you can add their own serial ports, you can define your own protocol
a
- PLL350锁相环源码，设置频率、分频比等等其他功能-PLL350 PLL source, set the frequency division ratio, etc. Other features
ADtest
- FPGA外接20MHz晶振，建立锁相环，再分频得到10MHz和8MHz时钟-I can t.
xs128PLL-and-pwmInit
- xs128利用PLL锁相环技术超频设置及pwm初始化设置-xs128 PLL and PWM init
dpll2
- 数字锁相环的vdhl实现，鉴相器，计数器，压控振荡器，和分频器-Vdhl DPLL implementation, the phase detector, a counter, a voltage controlled oscillator, and a frequency divider
dpll
- 用verilog编写的全数字锁相环，包括鉴相器，模K计数器，加减脉冲模块和分频模块，都经过验证-verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider
fp1-40-1_1
- fpga任意频率输出，精度《=2 ，串口控制分频系数，从50hz-51.2k精确分频，其中还包括小数点的处理。 通信部分：波特率处理模块、数据接受模块、数据校验及解码模块 分频部分：altpll锁相环模块，分频数计算模块、小数0.5检验模块、分频模块 -fpga any frequency output accuracy " = 2 , serial control division factor, from 50hz-51.2k precision divider, whi
pll_sigma-delta
- 这是用simulink仿真的一个小数分频锁相环（fraction_N PLL），使用了sigma-delta modulator和8/9预分频，这只是其中一部分，如果再想实现细节，还有待更深入，可以联系我qq790290115-fraction_N PLL using simulink(2013a),it includes sigma-delta modulator and 8/9 prescaler
pll_prj
- PLL配置仿真实验 PLL，即锁相环。简单的理解，给PLL 一个时钟输入（一般是外部晶振时钟）， 然后经过PLL 内部的处理以后，在PLL 的输出端口就可以得到一定范围的时钟频 率。其之所以应用广泛，因为从PLL 输出得到的时钟不仅仅从频率和相位上比较 稳定，而且其时钟网络延时也相比内部逻辑产生的分频时钟要小得多。-Altera FPGA Cyclone