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靳远－源程序
- 几个VHDL的源代码和和一个本人编写的5级流水线RISC CPU的代码-several VHDL source code, and in my preparation of a five pipelined RISC CPU code
一种基于FPGA的并行流水线FIR滤波器结构
- 这是我看到的一些资料，希望与大家分享。也许这对您用处不大，但是我的一份诚意。-this is that I see some of the information and hope to share with you all. This may be less useful to you, but my sincerity.
利用Java实现串口全双工通讯
- 一个嵌入式系统通常需要通过串口与其主控系统进行全双工通讯，譬如一个流水线控制系统需要不断的接受从主控系统发送来的查询和控制信息，并将执行结果或查询结果发送回主控系统。本文介绍了一个简单的通过串口实现全双工通讯的Java类库，该类库大大的简化了对串口进行操作的过程-an embedded system usually through its serial port control system for full-duplex communications, For example, a pipe
statemachine11.2
- 推荐下载,verilog状态机实例.体现了流水线思想的应用 -recommend downloading Verilog state machine example. Pipeline reflects the thinking of the application
udptransport
- 基于UDP实现简单的可靠数据传输 由于数据是在不可靠的信道上传输的，因此数据在信道上传输时可能会发生比特错误，数据丢失。Rdt3.0及之前的版本都是停止—等待协议，它限制了网络底层硬件的能力。为克服这个问题引入了流水线技术，两个能恢复流水线中的错误的基本方法：第N个分组重发和选择性重复。综上，要实现差错编码，顺序号，计时器，分组确认，滑动窗口，拥塞控制。-simple UDP based on the reliable data transmission of data is not rel
FIR_1
- FIR滤波器的verilog实现，实现6级流水线的程序设计。-FIR filter Verilog, has implemented six lines of program design.
1_TO_4
- 大型risc处理器设计源代码,这是书中的代码 基于流水线的risc cpu设计-large risc processor design source code, which is based on the code book pipelined design of the risc cpu
fftfpga
- 采用按时间抽选的基4原位算法和坐标旋转数字式计算机（CORDIC）算法实现了一个FFT实时谱分析系统。整个设计采用流水线工作方式，保证了系统的速度，避免了瓶劲的出现；整个系统采用FPGA实现，实验表明，该系统既有DSP器件实现的灵活性又有专用FFT芯片实现的高速数据吞吐能力，可以广泛地应用于数字信号处理的各个领域。-time selected by using the in-situ-4 algorithm and coordinate rotation digital computer (CO
add_16_pipe
- 16位加法器的流水线计算,verilog代码，用于FPGA平台。-16 pipelined adder, verilog code for the FPGA platform.
loongson
- 龙芯2E处理器用户手册 中国科学院计算技术研究所 意法半导体公司 2006年 9 月 龙芯2E处理器是一款实现64位MIPS III 指令集的通用RISC处理器。龙芯2E的指 令流水线每个时钟周期取四条指令进行译码，并且动态地发射到五个全流水的功能部件 中。虽然指令在保证依赖关系的前提下进行乱序执行，但是指令的提交还是按照程序原 来的顺序，以保证精确中断和访存顺序执行。 -Godson 2E processor user manual CAS Institute of Comp
~CDDBNY834200PDF
- 探讨RISC32处理器设计中三个关键问题包括多媒体指令集扩展设计、流水线微结构优化设计以及使RISC32成为一个真正IP核的其他相关设计问题-explore RISC32 processor design three key issues, including the expansion of multimedia instruction set design, pipelined micro-structural optimization design and make RISC32 beco
CPU_use
- 使用VHDL语言编写的简单8位流水线CPU 它有六级流水功能，通过仿真 可以下载到实验箱，也有波形仿真-use VHDL to prepare a simple eight pipelined CPU it has six functional water, Simulation experiments can be downloaded to the box, a waveform simulation
flow
- 五级流水线模拟，使用C++模拟，取指、译码、执行、访存和写会-five step flow
e55_mul_addtree
- 实现4位乘法器的流水线操作计算，便于理解流水线(The implementation of pipelined operation of 4 bit multiplier is convenient for understanding pipelining)
16位流水线加法器
- 16位流水线加法器报告，内涵主代码测试代码测试结果及分析(16 bit pipelined adder)
CPU-Pipeline
- 五级流水线的CPU的工程文件，在vivado上用verilog语言实现，包括串口，可进行简单的数学加法运算。(Five-stage pipeline CPU project files, including the serial port. vivado Verilog language. This CPU can do simple mathematical addition.)
.net商品(农产品)完整流水线追溯系统源码
- .net商品(农产品)完整流水线追溯系统源码 网络搜集整理 希望对大家有所帮助(.net commodity (agricultural products) complete pipeline tracing system source code Network collation hopes to help people)
changping
- 流水线产品检测程序，再向上位机发送功能(Pipeline product testing program, sending function to upper computer again.)
无线传输程序417
- 流水线产品检测上位机程序，上位机程序，用VB进行编写(PC program, written in VB)
全数字接收机中一种基于并行流水线与快速FIR算法的插值滤波器结构及其实现
- 全数字接收机中一种基于并行流水线与快速FIR算法的插值滤波器结构及其实现