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s3c2410-button
- 开发一个基于中断机制的字符设备驱动程序，为RealARM上的四个按键设置计数值，利用按键产生中断，累加计数值（代表采集的信号数目），在测试程序中读取计数值，达到检测信号数目的目的。 编写驱动程序，为外部中断的四个按键设置计数值，当按键按 下时产生中断，与之对应的计数值递增；
Bankjava
- JAVA的银行系统。采用java语言编写。有简单的功能
degreeor
- 可以求的网络的最短路径,直径,介数，度分布， 聚类系数
20070321102924
- 用户在为程序申请内存分配时，必须考虑到内存分配和内存释放
bpann
- 这是一篇关于BP神经网络和遗传算法相结合的论文,希望对大家有所帮助!
add
- 加法器 用VerilogHDL实现加罗华域加法器
CRC
- verilog 实现循环冗余校验 源代码
dd
- 本程序很多东西都可以在数据段配置 可配置方块大小,颜色,界面位置,使用的按键,每个方块模型形状 可配置每个方块模型变化后的形状,每个方块模型出现的概率 可配置自动下落的触发间隔,都是在数据段里面配出来的.
wrl_model
- 来看看几个简单的wrl模型，需要的快来下吧
syn_frame
- 帧同步Verilog HDL源程序 实现接收机的同步功能
linlist
- 创建顺序表： 输出顺序表：顺序输出各个元素； 插入顺序表：在指定位置处插入元素； 删除顺序表：根据删除指定位置的元素； 逆转顺序表：按逆序倒置所有的元素； 排序顺序表：按照升序排列所有元素； 求交集:求两个顺序表的交集 求并集:求两个顺序表的并集； 销毁顺序表。
interleave
- 数据交织器 verilog HDL源文件