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  1. FIR-Filter-using-Precomputation-Block-master

    0下载:
  2. vivado2017.4两个定点数相乘的程序,testbench和上板验证(Based on vivado 2017.4, this program multiplies the number of two fixed points and compiles the simulation file testbench)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-28
    • 文件大小:2048
    • 提供者:重黎火
  1. RGB

    0下载:
  2. 基于nexys4 DDR的RGB呼吸灯点亮程序,已上板验证(RGB breathing lamp lighting program based on nexys4 DDR has been verified on the board)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-28
    • 文件大小:610304
    • 提供者:重黎火
  1. test2017_4

    0下载:
  2. 基于vivado2017.4 使用开关改动led灯的亮灭并配合testbench仿真(Based on vivado 2017.4 using switch to change the light of LED lamp and cooperate with testbench simulation)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-28
    • 文件大小:1105920
    • 提供者:重黎火
  1. isenexys4xadc

    0下载:
  2. Nexys4DDR板子的约束文件,编程接口可自定义(Constraint file of nexys4ddr board, programming interface can be customized)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-28
    • 文件大小:2958336
    • 提供者:重黎火
  1. CPU_SELF_monocycle

    0下载:
  2. 设计一个单周期CPU,该CP能实现基本的r型,j型的指令功能操作。(A single cycle CPU is designed, which can realize the basic R-type and J-type instruction function operation.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-28
    • 文件大小:4882432
    • 提供者:张欣宇
  1. 0_17_EEPROM

    0下载:
  2. 在FPGA上实现E2PROM的读写配置操作,使用Modelsim带有仿真模型(The reading and writing configuration operation of E2PROM is implemented on FPGA, with simulation model using Modelsim)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-26
    • 文件大小:7124992
    • 提供者:ZDCHXGG
  1. 0_19_Sdram_Control

    0下载:
  2. 用Verilog语言实现SDRAM的初始化配置和读、写、刷新的操作,带Modelsim仿真模块(Using Verilog language to realize the initial configuration of SDRAM and the operation of reading, writing and refreshing, with Modelsim simulation module)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-26
    • 文件大小:3702784
    • 提供者:ZDCHXGG
  1. 0_18_SCCB

    0下载:
  2. 用Verilog语言实现摄像头OV7670的接口配置时序SCCB协议(Using Verilog language to realize SCCB protocol of interface configuration of camera ov7670)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-26
    • 文件大小:33792
    • 提供者:ZDCHXGG
  1. 0_10_uart_rx

    0下载:
  2. 在FPGA板卡上面,实现串口的发送功能,带仿真需要自行修改一下工程配置(On the FPGA board, realize the sending function of the serial port. With the simulation, you need to modify the engineering configuration by yourself)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-26
    • 文件大小:5412864
    • 提供者:ZDCHXGG
  1. 0_09_uart_tx

    0下载:
  2. 在FPGA板卡上面,通过单个按键实现串口的发送功能,带仿真需要自行修改一下工程配置(On the FPGA board, the sending function of the serial port is realized by a single key, and the engineering configuration needs to be modified by the simulation)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-26
    • 文件大小:13871104
    • 提供者:ZDCHXGG
  1. mul_bus8

    0下载:
  2. An multiplexer with 8 inputs
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-28
    • 文件大小:129024
    • 提供者:Lurc
  1. sum_compt8

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  2. Adder of 8 inputs with an multiplexer
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2020-03-28
    • 文件大小:325632
    • 提供者:Lurc
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