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  1. FIFO IP核学习与实践

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  2. 与ROM或RAM的按地址读写方式不同,FIFO的读写遵循“先进先出”的原则,即数据按顺序写入FIFO,先被写入的数据同样在读取的时候先被读出,所以FIFO存储器没有地址线。FIFO有一个写端口和一个读端口外部无需使用者控制地址,使用方便。(Different from ROM or RAM read and write by address, FIFO read and write follow the principle of "first in first out", t
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:1080320
    • 提供者:minuto
  1. 简易状态机学习成果

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  2. 状态机的每一个状态代表一个事件,从执行当前事件到执行另一事件我们称之为状态的跳转或状态的转移,我们需要做的就是执行该事件然后跳转到一下时间,这样我们的系统就“活”了,可以正常的运转起来了。(Each state of the state machine represents an event. From executing the current event to executing another event, we call it state jump or state transfer.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:334848
    • 提供者:minuto
  1. 简易状态机学习

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  2. 状态机简写为FSM(Finite?State?Machine),也称为同步有限状态机,我们一般简称为状态机,之所以说“同步”是因为状态机中所有的状态跳转都是在时钟的作用下进行的,而“有限”则是说状态的个数是有限的。状态机根据影响输出的原因分为两大类,即Moore?型状态机和Mealy型状态机,其共同点是:(Universal asynchronous receiver / transmitter (UART). UART is a general data communication proto
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:6381568
    • 提供者:minuto
  1. rs232 word文档+实验工程

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  2. 通用异步收发传输器,英文全称Universal asynchronous Receiver/Transmitter,简称UART。 UART是一种通用的数据通信协议,也是异步串行通信口总称,他在发送数据时将并行数据转化为串行数据来传输,在接收数据时将收到的串行数据转化为并行数据来传输。 包括RS232、RS499、RS423、RS422、和RS485等接口标准规范和总线规范。(Universal asynchronous receiver (UART) / Transmitter, UART f
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:7129088
    • 提供者:minuto
  1. Writing Testbenches using System Verilog .zip

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  2. 用systemverilog 写测试用例(using systemverilog write testcase)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:3143680
    • 提供者:ws008
  1. spi_s

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  2. spi从机模块,可自定义系统时钟和传输时钟,代码采用下降沿接收,上升沿输出(SPI slave module can customize the system clock and transmission clock. The code adopts falling edge receiving and rising edge output)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:1024
    • 提供者:李嘉图277
  1. spi_m

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  2. spi主机模块,可自定义系统时钟和传输时钟,代码采用下降沿接收,上升沿输出(SPI host module can customize the system clock and transmission clock. The code adopts falling edge receiving and rising edge output)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:1024
    • 提供者:李嘉图277
  1. uart_rx

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  2. uart接收模块,系统时钟和波特率已设置为全局变量,方便修改。最高支持32位连发,460800波特率(UART receiving module, system clock and baud rate have been set as global variables, which is easy to modify. Up to 32-bit serial transmission, 460800 baud rate)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:1024
    • 提供者:李嘉图277
  1. uart_tx

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  2. uart发送模块,系统时钟和波特率已设置为全局变量,方便修改。最高支持32位连发,460800波特率(UART sending module, system clock and baud rate have been set as global variables for easy modification. Up to 32-bit serial transmission, 460800 baud rate)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:1024
    • 提供者:李嘉图277
  1. spi_ad7193

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  2. ad7193的通信控制模块,配合串口助手直接驱动ad,查看id号,读取采集值等(Ad7193 communication control module, with the serial assistant directly drive ad, view ID number, read acquisition value and so on)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:1024
    • 提供者:李嘉图277
  1. qpsk_recieve_ok

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  2. qpsk调制,vivado工程,经过验证没有bug,可以正常运行,经供参考(QPSK modulation, vivado project, after verification, no bug, can operate normally, for reference)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-21
    • 文件大小:18273280
    • 提供者:锁千秋
  1. 23_sdram_ov5640_vga_sobel

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  2. 基于Spartan6的图像边缘检测,能够有效基于ov5640进行图像处理(Image edge detection based on spartan6 can effectively process image based on ov5640)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2021-04-20
    • 文件大小:2658304
    • 提供者:dataspacehu
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