ask_2de
ask_2de\db
ask_2de\incremental_db
ask_2de\incremental_db\compiled_partitions
ask_2de\output_files
ask_2de\simulation
ask_2de\simulation\modelsim
ask_2de\simulation\modelsim\rtl_work
ask_2de\simulation\modelsim\rtl_work\@_opt
ask_2de\simulation\modelsim\rtl_work\_temp
ask_2de\simulation\modelsim\rtl_work\ask_2de
ask_2de\simulation\modelsim\rtl_work\test
ask_2de\simulation\modelsim\rtl_work\test_tb
ask_2de\simulation\modelsim\rtl_work\tiaozhi
ask_2de\simulation\modelsim\verilog_libs
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\_temp
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\altera_arriav_pll
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\altera_arriavgz_pll
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\altera_cyclonev_pll
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\altera_generic_pll_functions
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\altera_lnsim_functions
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\altera_mult_add
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\altera_pll
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\altera_pll_reconfig_tasks
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\altera_stratixv_pll
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_accumulator_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_adder_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_coef_reg_ext_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_data_split_reg_ext_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_dynamic_signed_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_multiplier_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_preadder_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_register_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_register_with_ext_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_scanchain
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_signed_extension_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\ama_systolic_adder_function
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\common_28nm_mlab_cell_core
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\common_28nm_mlab_cell_pulse_generator
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\common_28nm_mlab_latch
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\common_28nm_ram_block
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\common_28nm_ram_pulse_generator
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\common_28nm_ram_register
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\common_porta_latches
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\common_porta_registers
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\dprio_init
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\dps_extra_kick
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\generic_28nm_hp_mlab_cell_impl
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\generic_28nm_lc_mlab_cell_impl
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\generic_cdr
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\generic_device_pll
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\generic_m10k
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\generic_m20k
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\generic_mux
ask_2de\simulation\modelsim\verilog_libs\altera_lnsim_ver\generic_pll
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@a@l@t@e@r@a_@m@f_@h@i@n@t_@e@v@a@l@u@a@t@i@o@n
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@a@l@t@e@r@a_@m@f_@m@e@m@o@r@y_@i@n@i@t@i@a@l@i@z@a@t@i@o@n
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@m@f_cycloneiii_pll
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@m@f_cycloneiiigl_m_cntr
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@m@f_cycloneiiigl_n_cntr
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@m@f_cycloneiiigl_pll
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@m@f_cycloneiiigl_scale_cntr
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@m@f_pll_reg
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@m@f_stratix_pll
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@m@f_stratixii_pll
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\@m@f_stratixiii_pll
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\_temp
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\a_graycounter
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\alt_aeq_s4
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\alt_cal
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\alt_cal_av
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\alt_cal_c3gxb
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\alt_cal_mm
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\alt_cal_sv
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\alt_dfe
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\alt_eyemon
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\alt3pram
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altaccumulate
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altclklock
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altddio_bidir
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altddio_in
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altddio_out
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altdpram
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altera_std_synchronizer
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altera_std_synchronizer_bundle
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altfp_mult
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altlvds_rx
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altlvds_tx
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altmult_accum
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altmult_add
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altparallel_flash_loader
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altpll
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altserial_flash_loader
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altshift_taps
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altsource_probe
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altsqrt
ask_2de\simulation\modelsim\verilog_libs\altera_mf_ver\altsquare