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VHDL
- 用VHDL语言在CPLD上实现串行通信 应用广泛 远程控制-CPLD with VHDL language to realize the serial communication
da
- FIR滤波器利用串行DA算法实现16阶的，直接可用 ，用VHDL编程-Serial DA FIR filter algorithm using 16 bands, directly available, VHDL programming
I2C
- 语言：verilog 功能：用Verilog HDL编写的I2C主机串行通信的程序。两条总线线路：一条串行数据线 SDA， 一条串行时钟线 SCL；串行的 8 位双向数据传输位速率在标准模式下可达 100kbit/s，快速模式下可达 400kbit/s ，高速模式下可达 3.4Mbit/s；在数据传输过程中，当时钟线为高电平时，数据线必须保持稳定。如果时钟线为高电平时数据线电平发生变化，会被认为是控制信号。 仿真工具：modelsim 综合工具：quartus -Language:
test
- PPM编码的VHDL实现，可实现8位并行输入数据转换为串行的PPM编码-PPM coded VHDL implementation can be realized 8-bit parallel input data into a serial coded PPM
CRC
- CRC循环校验码的生成。文件里是（40，32）的校验码生成电路，采用串行输入、串行输出的方式。-CRC checksum generation cycle. File is (40,32) of the check code generation circuit, the use of serial input, serial output mode.
Flash_Ctrl
- 串行flash的写及擦除操作，串行flash，spi接口，支持并口输出-Serial flash write and erase operations, serial flash, spi interface, support for parallel port output
serial_check
- 本实验需要实现一个序列检测器，用来检测输入的串行位流是否和程序设定的位串相一致，若一致则在验证波形的出现一个高电位来表示。本实验需要验证的位串是“101011”。-In this study, need to implement a sequence detector, to detect whether the input serial bit stream and procedures consistent set of bit strings, if the same occurs in
VHDL-based-design-of-SPI
- 基于VHDL的串行同步通信SPI设计 本设计是用Quartus作为开发环境，以DE2板为硬件平台实现的SPI同步串行通讯。设计过程方便。根据接收和发送两个主要部分实现了SPI的基本功能。此外，该设计还实现了波特率发生器，数码管显示的功能。用DE2板实现具有电路简洁，开发周期短的优点。充分利用了EDA设计的优点。开发过程用了VHDL硬件描述语言进行描述，从底层设计，分模块进行，充分提高了设计者的数字逻辑设计的概念。-VHDL-based SPI serial synchronous comm
lcdasegaled
- lcd显示 跑马灯显示 七段数码管计时 12232F是一种内置8192个16*16点汉字库和128个16*8点ASCII字符集图形点阵液晶显示器,它主要由行驱动器/ 列驱动器及128×32全点阵液晶显示器组成。可完成图形显示,也可以显示7.5×2个(16×16点阵)汉字.与外部CPU接口采用并行或串行方式控制。-lcd display Seven-Segment LED Display Marquee is a built-in timing 12232F 8192 16* 16 points
I2C_databus
- I2C总线是一种非常常用的串行总线，它操作简便，占用接口少。本程序介绍操作一个I2C总线接口的EEPROM AT24C02-I2C-bus is a very popular serial bus, it is simple, taking less interfaces. This procedure describes operation of a I2C bus interface EEPROM AT24C02
VHDL
- 基于fpga的串口通信。串行数据收发的同步控制。-Fpga-based serial communication
UART2
- 基于SPARTAN-3E的与计算机的异步串行通信，可根据需要更改波特率等等。-SPARTAN-3E based on the asynchronous serial communication with the computer, according to the need to change the baud rate and so on.
CRC16-0_5_12_16
- 包含16位CRC的并行实现和串行实现，并有测试程序。-Includes 16-bit CRC of the parallel and serial implementation to achieve, and test procedures.
CRC-Parallel-Computation
- 用软件实现CRC校验码计算很难满足高速数据通信的要求， 基于硬件的实现方法中， 有串行经典算法LFSR,电路以及由软件算法推导出来的其它各种并行计算方法。以经典的LFSR,电路为基础， 研究了按字节并行计算CRC校验码的原理.-Implemented in software CRC checksum calculation is difficult to meet the requirements of high-speed data communications, hardware-based
vhdl
- 基于vhdl的串行扫描显示电路设计，打开工程文件就可实现，并提供下载文件。-Vhdl serial scan based circuit design, open the project file can be achieved and provides download the file.
FPGA_SPI_VHDL
- 串行外设接口（SPI）fpga 被动接收,在下降沿 采集数据并发送数据 1BYTE,要求mcu在末端采集数据。并在下降沿之前准备好数据。-Serial Peripheral Interface (SPI), The fpga passive receiving, at the falling edge of data collection the send data 1BYTE, mcu data collected at the end. And the data ready before t
VHDL
- 带有CDR和曼彻斯特编解码的串行接口，代码编译仿真成功过-Control Link Serial Interface with Manchester and CDR
vhdl
- 用VHDL语言设计一个串并转换电路。输入1位数据，输出8位数据。 验证：串行输入0、1、1、0、1、0、1、0，使结果输出为01101010 -A serial-to-parallel conversion circuit using VHDL design. Enter a data output 8-bit data. Verification: the serial input 0,1,1,0,1,0,1,0, the results output to 01101010
cpld-urat-vhdl
- 基于CPLD的VHDL UART代码，串行异步通信，含代码及仿真图-Based on the CPLD VHDL UART code, serial asynchronous communication, including code and simulation diagram
vhdl
- 通过VHDL语言，实现简单的多路选择器、串行加法器、并行加法器、计数器-By VHDL language, a simple multiple-choice, serial adder, parallel adder, counter