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verlog_basic
- 用verlog语言编的一些基础实验,适合于FPGA/CPLD的初学者。内容包括8位优先编码器，乘法器，除法器，多路选择器，二进制转BCD码，加法器，减法器等等。-verlog used some language addendum to the basic experiment, which is suitable for FPGA / CPLD beginners. Including eight priority encoder, multipliers, dividers, multi-p
vhdlsource
- 用verilog hdl编写的一些例程，包括加法器/减法器等等，例子较多就不一一列举了
seg47
- 一个数码管显示的测试程序，内含加法器、减法器，4-7译码器，计数器等。
divide
- 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
8_jjfq
- 用VHADL和Verilog HDL实现带进位的8位加减法器。
VHDLjianfaqi
- 这是一个利用MAX PULL 制作的VHDL的减法器的程序 如果有需要仿真图的 请叫站长联系我
Some_design_of_interface(IIC_P
- 一些接口电路的Verilog设计，主要包括IIC、PS2、矩阵键盘、RS232、还有一些基础试验的源代码如：除法器、多路选择器、加法器、减法器、8位优先编码器等。,Some design of interface(IIC，PS2,RS232...)
divider
- 移位快速除法器，通过一次移4位试商实现快速除法功能，较普通减除法器有及其巨大的效率提升-Divider rapid shift by a shift to four test functions of rapid division, as compared with ordinary objects have less efficiency and its huge
VHDL语言写的简易计算器
- 用VHDL写的简易计算器，包括加减乘除，除法器用加法器和乘法器组成-Write simple calculator with VHDL, division, including add, subtract, multiply and divide adder on time-multiplier and used
mul
- 加法器树乘法器结合了移位相加乘法器和查找表乘法器的优点。它使用的加法器数目等于操作数位数减 1 ，加法器精度为操作数位数的2倍，需要的与门数等于操作数的平方。 因此 8 位乘法器需要7个15位加法器和64个与门-Adder tree multiplier multiplier combination of shift and add multiplier advantage of look-up table. It uses the adder operand is equivalent to
vhdl
- Very high speed integrated Hardware Descr iption Language (VHDL) -是IEEE,工业标准硬件描述语言 -用语言的方式而非图形等方式描述硬件电路 容易修改 容易保存 -特别适合于设计的电路有: 复杂组合逻辑电路,如: -译码器,编码器,加减法器,多路选择器,地址译码 -Very high speed integrated Hardware Descr iption Language (VHDL)-
fast_divider
- 快速除法器，采用循环移位相减算法。 已经通过仿真。-Quick divider using cyclic shift subtraction algorithm. Simulation has been passed.
Mars-EP1C6-F_code1
- 此包中为FPGA学习板中的基础实验代码.共包括8个实验源代码:8位优先编码器,乘法器,多路选择器,二进制转BCD码,加法器,减法器,简单状态机和四位比较器.-In this package for the FPGA board to study the basis of the experiment code. A total of eight experiments, including source code: 8-bit priority encoder, multipliers, mul
jiaotongxinhaodengkongzhiqidesheji
- 本论文主要介绍了红、绿、黄三色交通信号灯较简单的数字逻辑控制电路设计及其原理。本设计方案由定时器、分频器、扭环形计数器、十进制减法器及七段显示译码器实现交通灯红、黄、绿三色的自动切换，在切换灯光颜色的同时进行时间定时状态的切换，使整个交通灯系统得以按照事先设定的定时时间顺利运转。-This paper focuses on the red, green, yellow three-color traffic signal control of the relatively simple digi
div
- 二进制除法器，采用移位相减的方法实现，位数可调-The source code of a divider
a
- 个人整理的关于FIR滤波器、加法器、减法器的verilog程序，供大家下载-It’s about some programs about filter，and some others I‘ll be happy if it s better for you~~~
VerilogSourceCode
- 乘法器、除法器、多路选择器、编码器、BCD码转换、加法器、减法器、状态机、四位比较器、数码管、串口、跑马灯、电子钟-Multiplier, divider, multiplexer, encoder, BCD code converter, adder, subtractor, state machines, four more players, digital control, serial port, marquees, electronic clock
S12_frequency
- S12的脉冲累加器实现测频，模数减法器实现时间基准，精度高，12864显示。-S12 pulse accumulator for detecting frequency modulus subtraction time basis to achieve high precision, 12864 display.
jianfaqi
- 8位减法器，我在quartus 9.0版本上运行正常，大家放心下载-8-bit subtractor, I run the normal version of quartus 9.0, we rest assured Download
lab
- verilog语言设计同步加法器，异步减法器，16位计数器-adder verilog language design synchronous, asynchronous subtractor, 16-bit counter