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lianxi
- 该程序是用VHDL语言实现一个四位整数的加法器代码-adder
jiafaqi
- 用Veriloge编的四位二进制加法器。用一个显示屏进行显示。-Veriloge series with four binary adder. With a display to display.
add
- 四位无符号加法器 可以实现两个四位二进制数相加-4 unsigned adder can achieve binary sum of two 4
VerilogSourceCode
- 乘法器、除法器、多路选择器、编码器、BCD码转换、加法器、减法器、状态机、四位比较器、数码管、串口、跑马灯、电子钟-Multiplier, divider, multiplexer, encoder, BCD code converter, adder, subtractor, state machines, four more players, digital control, serial port, marquees, electronic clock
vhdlcoder
- 本文件夹包含了16个VHDL 编程实例，仅供读者编程时学习参考。 一、四位可预置75MHz -BCD码（加/减）计数显示器（ADD-SUB）。 二、指示灯循环显示器（LED-CIRCLE) 三、七人表决器vote7 四、格雷码变换器graytobin 五、1位BCD码加法器bcdadder 六、四位全加器adder4 七、英语字母显示电路 alpher 八、74LS160计数器74ls160 九、可变步长加减计数器 multicount 十、可
forth1
- 计算机设计与实践实验，实现四位并行加法器，-Design and practice of computer experiments, to achieve four parallel adder,
add4
- 加法器的verilog代码，描述一个四位的加法器，可移植性很强，适合很多场合。-The adder verilog code, describe a four of the adder, portability is very strong, suitable for many occasions.
64bit_doublefloat_adder
- 64位双精度加法器 流水线四拍处理 将53位mantissa 扩展到80位-64bit adder
CNT108
- 简单的四位十进制加法器-a simple example of
a-floating-point-adder
- 一个浮点加法器，verilog描述，数据格式：高14位为尾数，低四位位指数（带符号数运算）-A floating point adder Verilog descr iption
fVerrilog_Devr
- 朋友，我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的，现在就将她的Verilog源码也一并贡献给大家：8位优先编码器，乘法器，多路选择器，二进制转BBCD码，加法器，减法器，简简单易懂状态机，四位比较器，7段数码管，i2c总线，lcd液晶LCD显示出来，拨码开关，串口，蜂鸣器，矩阵键盘，跑马灯，交通灯，数字时钟 可直接使用。 -Friends, I Jawen. See previous upload a CPLD Development Board VHDL so
siweijiafaqi
- 四位二进制加法器，用四个拨码开关表示四位二进制被加数，另外四个拨码开关表示四位二进制加数，进位和显示在5个数码管上。-Four-bit binary adder with four DIP switches four binary summand represents four binary addend another four DIP switches carry and display 5 digital tube.
Four-serial-binary-adder
- 用Quartus II软件原理图编写四位串行二进制加法器-Principle of Quartus II software, written in four serial binary adder
adder_array
- adder_array的设计。加法器阵列设计，顶层模块，四步流水，21位-adder_array the design. The adder array design, top-level module, four-step pipeline, 21
adder
- 四位二进制串行加法器 VHDL语言 EPM240 数字逻辑实验-Four serial binary adder VHDL language EPM240 digital logic test
adder_sub_mul
- 加法器，减法器，乘法器，超前进位，一位拓展成四位-adder and subber are written by the language of VerilogHDL one bit to four bits.
adder
- 这是一个四位二进制加法器，输入为两个4位二进制数，输出为5位二进制数，最高位是进位-This is a four bit binary adder, input two binary numbers 4, 5 binary output, the most significant bit is the carry-
AnJian_1602
- 计算器设计。采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示在数码管上。计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形，并下载到试验箱,用实验箱上的按键开关模拟输入，用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。-Calculator design. Using a field programmable logic d