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AIC
- 使用FPGA/CPLD设置语音AD、DA转换芯片AIC23，FPGA/CPLD系统时钟为24.576MHz 1、AIC系统时钟为12.288MHz，SPI时钟为6.144MHz 2、AIC处于主控模式 3、input bit length 16bit output bit length 16bit MSB first 4、帧同步在96KHz-The use of FPGA/CPLD set voice AD, DA conversion chip AIC23, FPGA/
71477212NiosII_uart
- 串口sopc uart实现串口功能，包含帧的开始字节，命令字节-Serial sopc uart serial implementation features, including frame start byte, command byte
sysfp
- 完成从SDH telecom bus的38Mhz*4系统时钟和复帧提取出SDH的telecom bus的C1j1,spe,au指针 ，H4位置等SDH帧结构-SDH telecom bus from 38Mhz* 4 the system clock and rehabilitation SDH frame to extract the telecom bus of C1j1, spe, au pointer, H4 location SDH frame structure
shuzifujieqi
- 主要给出准循环的LDPC码编码实现方法，译码方法选择，并给出了帧同步的解决方法-Give the main quasi-cyclic LDPC codes achieve coding method, decoding method of selection, and give the frame synchronization solution
sdh
- 从sdh数据流中找到相应的帧，并将其帧头按照另一码率输出。-From the SDH data stream to find the corresponding frame, and another header in accordance with the output bit-rate.
camera_up
- Camera Interface模块是视频输入转换存储模块。该模块一端接通用的video camera设备，另一端接AHB总线。实现了将Camera捕捉到的数据进行转换、并通过DMA存储到memory中。该IP支持ITU-R BT 601/656 8-bit 模式。支持YCbCr, RGB格式输入。可以将camera产生的YCbCr信号转换成24bit RGB 信号，然后下采样生成16bit RGB 5：6：5的LCD能直接读取显示的数据。该设备支持图像的镜像和翻转，以便适应手持式设备在移动环境
Linux_bc
- 对vga接口做了详细的介绍，并且有一 ·三段式Verilog的IDE程序，但只有DMA ·电子密码锁，基于fpga实现，密码正 ·IIR、FIR、FFT各模块程序设计例程， ·基于逻辑工具的以太网开发，基于逻 ·自己写的一个测温元件（ds18b20）的 ·光纤通信中的SDH数据帧解析及提取的 ·VHDL Programming by Example（McGr ·这是CAN总线控制器的IP核，源码是由 ·FPGA设计的SDRAM控制器，有仿真代码 ·xili
fifo_vhdl
- FIFO的VHDL编程，其中包括FIFO的读，写，满帧，半满帧信号驱动-FIFO of the VHDL programming, including the FIFO' s read, write, full frame, half-full frame signal drive
pcm
- 1）．输入码流DATA，速率为2.04Mb/S；每帧256bit，其中前8bit为帧同步码；偶数帧的帧同步码为10011011，奇数帧的帧同步码为110XXXXX（X为任意值）。 2）．系统初始状态为失步态，失步信号FLOSS输出低电平，电路在输入码流里逐比特搜寻同步码，当搜寻到第一个偶帧同步码后，电路转为逐帧搜寻，当连续三帧均正确地搜寻到同步码后，系统状态转为同步态，失步信号输出高电平；否则电路重新进入逐比特搜寻状态。 3）．系统处于同步态后，当连续四帧检出的同步码均错误，则系统转为
uart_0910
- uart串口传输的verilog RTL级源码，已通过仿真验证。文件主要包含发送、接受位处理，发送、接受字节帧处理，对学习串口通信的朋友很有帮助-uart serial transmission verilog RTL-level source code has been verified by simulation. File mainly contains the send, receive digital processing, sending, receiving bytes of fr
PCM
- PCM采编器,帧长64字，字长为8位，地址分配如下： 帧同步码 0，1路 模拟通道 2-50路 数字通道 51-63路,串行输出数据，输出地址，模拟通道片选，数字通道片选-PCM editing device, frame length 64 characters, word length of 8-bit address as follows: frame synchronization yards 0,1 analog channels 2-50 channel digital channe
rzn725SDH
- 一个关于SDH中TU-12解帧的VHDL代码-On the SDH in a solution of TU-12 frame VHDL code for
E1
- 在国际标准组织开放式系统互联（OSI）参考模型下，以太网是第二层协议。10G以太网使用ＩＥＥＥ（电气与电子工程师学会）802.3以太网介质访问控制协议（ＭＡＣ）、ＩＥＥＥ 802.3以太网帧格式以及ＩＥＥＥ 802.3最小和最大帧尺寸。-In the International Standards Organization Open Systems Interconnect (OSI) reference model, Ethernet is the second-layer protocol.
HDLC_VHDL
- 用VHDL实现从以太网到并行数据以及从并行数据到以太网的HDLC成帧解帧.附详细代码说明,方便阅读.可方面移植到Altera及Xilinx等厂家芯片,是做基于FPGA的以太网设计的好资料-Achieved using VHDL and parallel data from the Ethernet to parallel data from the HDLC framing solution to Ethernet frames. Attached detailed code instructi
frame_syn
- 这是一个帧同步数据搜索模块，用于检测输入的数据流中的帧头，当检测到帧头后输出一个同步信号。 输入数据为 8bit的并行数据流，数据流中的每帧由 10 个字节组成，为 1个字 节的帧头（47H）加上 9 个字节的数据。各个字节的中间部分与时钟上升沿对齐。 每帧数据中，除帧头外的其他数据也可能为 47H。 在数据传输过程中，帧头数据有可能受到干扰而变为其他数值，因此要求输出同步信号时具有一定的容错功能。-This is a frame synchronization
Frame_Detection
- ofdm系统中的完整帧同步模块，基于verilog实现。-ofdm system full frame synchronization module, based on verilog implementation.
vhdl
- 该系统通过顶层模块，调用7底层模块实现。7大模块底层模块为：理想信源数据接收模块，理想信源数据缓存模块，LAPS成帧模块，加扰并发送LAPS帧模块，接收LAPS帧并解扰模块，接收LAPS帧数据缓存模块，解帧并发送数据给理想信源模块。另，还有一个fifo模块，以便两个缓存模块调用。-The system top-level module, called 7, the bottom module. Bottom-7 module module: the ideal source of data re
E1
- 分析帧同步算法，提供帧同步的状态机实现图以及得到的正确仿真图形。-Analysis of frame synchronization algorithm, to provide frame synchronization state machine implementation plans and get the correct simulation graphics.
frame detect
- 帧同步搜索电路，检查帧同步所在，VHDL程序-frame detect
VHDL-zhengtongbutiqu
- 基于VHDL帧同步提取建模与设计 该设计主要是在一帧数据的前后插入巴克码-Based on VHDL frame synchronization extraction modeling and design