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uartok
- 采用verilog编写的串口通信程序，采用了状态机设计！程序简单，消耗资源少-Serial communication written by verilog hdl. It is designed with FSM. The program is simple,and consume resource is few.
VHDL
- 各种有限状态机的设计。 VHDL源代码。 -All kinds of finite state machine design. VHDL source code.
Time_Triggered_system
- 本设计是我的毕业论文，将时间触发与状态机相结合，对单片机系统开发有一定启发-The design is my thesis will be time-triggered state machine with a combination of single-chip microcomputer system inspired the development of a certain
daima
- 状态机控制AD转换模块 该模块主要实现对MAX197的控制：根据设计需要对芯片进行初始化（包括写控制字选择输入电压值范围、选择通道以及工作模式），并把通道数送指示灯显示以及用键盘控制通道号（按一下，通道号加1，同时点亮相应的指示灯，循环使用个通道）；控制状态机的工作时序，并置两次采集到的数据为12位数据输出，并经过锁存进程来锁存数据，最后从锁存器中把输出数据-The state machine controls AD and changes the module this module ma
state_machine_design
- 这是讲解状态机的一个资料，里面讲解了摩尔和米勒状态机的设计实例，很详细且有实例。-This is a state machine on the information, which Moore and Miller explained the design of state machine instances, and there are examples of very detailed.
EP1C3_12_7_SPCTR
- 基于FPGA的信号采集及频谱分析，用VHDL编写，压缩包里是Quartus下的工程。AD采样用状态机实现，并存入LPM_RAM。设计了一个UART模块（也是状态机实现的），可将数据发到ＰＣ机上。-FPGA-based signal acquisition and spectral analysis, prepared with VHDL, Quartus compression bag is the next project. AD sampling state machine used to
Chapter1-5
- 第一章到第五章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
state_mm
- 有限状态机源码，verilog语言编写。非常详细的示范了FSM状态机的编写。-Finite state machine source code, verilog language. A very detailed model of the FSM state machine preparation.
ktkzxt
- 利用有限状态机描述的空调控制系统，温度状态有过高、过低、正好三种状态，控制方式有升温和制冷两种；设计了温度传感装置-The use of finite state machine described in the air-conditioning control systems, temperature conditions are too high, too low, just three states, the control methods are two kinds of heating
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- 4*4矩阵状态机键盘 是数字电路设计中常用的信号输入法-4* 4 matrix keyboard state machine is commonly used in digital circuit design, signal input method
Message-driven_finite_state_machine_framework
- 在Tornade集成开发环境下设计和实现了一种消息驱动有限状态机的框架。本系统封装了VxWorks提供的消息发送机制，增加了消息标识，消息类别等参数；采用自己的软时钟，设置相应的时间超时管理；设置了自己的内存管理机制。-Tornade integrated development environment in the design and implementation of a message-driven finite state machine framework. The system e
jtd2
- 基于VHDL状态机设计的智能交通控制灯 总体设计结构框图如图2所示，共有11个功能模块，包括控制东西方向交通灯的状态机和控制南北方向交通灯的状态机、计数器模块、键盘扫描模块、数字合成模块、三个分位模块、数码管显示模块、动态显示扫描模块。-VHDL-based state machine design of intelligent traffic control lights
USE_FSM_DEDIGN_SRAM
- 用FSM（有限状态机）设计SRAM的VHDL语言-With the FSM (finite state machine) design of the VHDL language SRAM
状态机详解
- 本文描述状态机基础理论，以及运用状态机原理进行软件设计和实现的方法。
jtag fsm
- jtag接口的状态机实现，李庆华《通信IC设计》随机代码(State machine implementation of JTAG interface)
jiaotongdeng
- 基于VHDL状态机的交通灯设计（已仿真下载实验板测试）(Traffic light design based on VHDL state machine (simulation download, experimental board test))
C language state machine
- C语言状态机 用状态机原理进行软件设计 摘要：本文描述状态机基础理论，以及运用状态机原理进行软件设计和实现的方法。 关键词：有限状态机 层次状态机 面向对象分析 行为继承(C language state machine)
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- 设计一个轨道交通自动售票电路，只接受1，2，5元人民币，每张票价定额5元，并支持找零。要求： （1）用状态机方法设计；(Design an automatic rail transit ticketing circuit, accepting only 1, 2, 5 yuan, 5 yuan per ticket, and support change. Requirements: (1) design with state machine method;)
状态机
- 设计一个简单的数字电路用于电子卖报机，要求如下： 报纸价格为1.5元；投币器只接受5角和1元硬币；投币器不找零。当投入金额合适时，报纸出口打开，否则关闭。用Verilog完成设计。(The design of a simple digital circuit for electronic selling machine, the following: The price is 1.5 yuan; the coin only accept 5 cents and $1 coin coin do
interfaceswitch
- ARDUINO硬件台平的界面跳转库（C++类库）。可用于界面设计；菜单设计；状态机管理等。提供详细说明与例程。可用PROTEUS仿真+VDSM脱离硬件查看效果。(ARDUINO hardware platform flat interface jump Library (C++ Class Library). It can be used for interface design, menu design, state machine management and so on. Provide