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- 1．6个数码管静态显示驱动 2．按键模式选择(时\\分\\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、显示译码模块、顶层模块。要求使用实验箱右下角的6个静态数码管(DS8C, DS7C, DS4B, DS3B, DS2B, DS1B)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。
lecture3_VHDL
- 组合逻辑设计 时序逻辑设计 状态机等的vhdl语言设计原理与解说（包括一些基本的加法 计数 移位器 状态机等）
VHDL
- 数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
state
- VHDL 状态机的设计实例 ,不错的,对于搞清楚状态机是很有用的.
TCP实现客户服务器聊天程序
- 操作系统课程设计任务书 一、设计题目：多机进程通信 应用Socket进程通信技术编写聊天室程序，实现基于服务器的并发多机信息转发。如果各客户端在线则可以实时聊天、发送接收文件，如果某客户端离线，则发送给他的消息可由服务器端进行内容缓存，待重新连线后可以自动接收通过服务器转发的信息或文件。缓存与转发的控制算法可参考操作系统课程中生产者消费者进程同步方法、缓冲池技术等相关理论。 二、设计思路和功能的详细描述 采用TCP协议，所以属于客户机/服务器模式，因此需要聊天服务
异步通信控制器（发送器）
- 异步通信控制器的发送器设计，采用状态机实现 vhdl
FSM 算法介绍
- 本文详细介绍了有限状态机的设计方法，并用两个实际的例子描述了如何设计FSM，希望有兴趣的朋友能体会到FSM的优美之处。
LCD.rar
- 有限状态机的设计——LCD显示控制实验，用VHDL编写程序，整片报告,Finite state machine design- LCD display control experiments, using VHDL programming, the whole report
verilogHDL.rar
- 采用有限状态机（要求“三段式”）的方法设计一个带异步清零端的同步可逆模6计数器。同时提供单数码管数字显示和3LED状态显示两种显示方式。,Finite state machine (request, quot Threequot) approach to design a client with Asynchronous Clear reversible synchronous counter module 6. At the same time providing a single digit
FPGAFFT.rar
- FPGA控制串行AD（AD0804）,状态机实现，可以根据该程序实现数字电压计，数字温度计的设计,FPGA serial control AD (AD0804), state machine to achieve, you can program according to the number of voltage, the digital thermometer design
Chapter10
- 第十章的代码。 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例模块相
state-machine
- 状态机，独热码实验，简单的Verilog语言设计For NJU，简单易行-State machine, one-hot code experiment, a simple Verilog language design For NJU, simple
SDH
- SDH开销的接收处理，要求： 1， A1和A2字节为帧头指示字节，A1为“11110110”，A2为“00101000”，连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机，从连续传输的SDH字节流中找出帧头。 2， E2字节为勤务话通道开销，用于公务联络语音通道，其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟，其中64K时钟要求基本均匀。（输出端口包括串行数据和64K串行时钟）
Senior-Advanced-FPGA-design
- FPGA设计高级进阶，讲述了流水线，乒乓操作，异步时钟域处理，状态机等内容-Senior Advanced FPGA design, about the line, ping-pong operation, asynchronous clock domain processing, state machine, etc.
lpc
- LPC总线从设备的verilog设计,包含状态机和中断功能。-verilog code for LPC device
vhdl
- 自动打铃系统的VHDL设计中的状态机，自己已经检验过了完全正确-STATEMACHING OF AUTO RING WITH VHDL.
Chapter6-9
- 第六章到第九章的代码 本书通过100多个模块实例，详细地讲解了Verilog HDL程序设计语言，全书共分13章，内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等，实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加密模块、ATA控制器、8位RISC-CPU等及各个实例
51andcpld
- 】本文介绍了一个使用单片机和CPLD联合控制步进电机的方案。首先阐明步进电机的工作原理及控制方法，然后 提出了系统的软硬件设计框架，详细讨论了单片机和CPLD的逻辑接口问题和交换数据的协议，以及用状态机来设计脉冲分配器 的方法。-This paper describes a combined use of SCM and CPLD stepper motor control program. First of all, to clarify the working principle o
state_machine
- 三进程有限状态机的设计程序，内附有AD574逻辑控制真值表以及采样状态机的原理图-Third, the process of finite state machine design process, logic control of typhoons and rainstorms are AD574 truth table, as well as sampling state machine schematic
VHDL
- 状态机及其VHDL设计,详细介绍了状态机的基本结构、功能和分类，以及有限状态机的一般设计思路与方法、状态机编码方案的恰当选取、Moore和Mealy状态机的本质区别及设计实现-State machine and the VHDL design, described in detail the basic structure of state machines, function and classification, as well as finite state machine of the