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基于VHDL语言的综合计时器
- 采用EPM240cpld芯片,利用VHDL语言编程的万年历
daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表: 1、 秒表的计时范围是0秒~59分59.99秒,显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用,按下一次复位开关,计时器清零。 4、 具有开始/停止功能,按一下开关,计时器开始计时,再按一下,停止计时。系统设计分为几大部分,包括控制模块、时基分频模块、计时模块和显示模块等。其中,计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成,其中毫秒位、十毫秒位、秒位和
FPGA_Clk
- 基于Cyclone EP1C6240C8 FPGA的时钟产生模块。主要用于为FPGA系统其他模块产生时钟信号。采用verilog编写。 使用计时器的方式产生时钟波形。 提供对于FPGA时钟的偶数分频、奇数分频、始终脉冲宽度等功能。-Based on Cyclone EP1C6240C8 FPGA' s clock generator module. Is mainly used for the FPGA system clock signal generated in other
a8254
- 自己编写的8254计数器/计时器,实现了所有的6种模式,和大家一起分享。-I have written 8254 counter/timer, realize all the six kinds of patterns, and the U.S. share.
100vhdl
- VHDL常用实例,适合初学者,有计时器等常用例子-Common examples of VHDL, suitable for beginners, there are examples of commonly used timer, etc.
clock
- 多功能计时器,具有校准,显示,可分别多秒,分小时,年,月,日操作和显示-a clock with multiple functions
jishiqi
- 24小时计时器,本计时器能够实现时分秒的精确计时(测试可用)-24-hour timer, the timer to achieve the precise time when minutes and seconds (test available)
vhdl
- 抢答器里的基本原程序,抢答模块,计时器电路JSQ的VHDL源程序,译码器电路YMQ的VHDL源程序-VHDL
timer
- 计时器的Verilog描述 CPU设计者可以借鉴 -Verilog decription of the timer in processors
counter
- 用VHDL语言实现的计时器,最大计时为24小时,计时精度为1ms,设有复位和暂停功能,使用的晶振频率为50Hz。-VHDL language implementation of the timer with a maximum time of 24 hours, timing accuracy of 1ms, with reset, and pause functions, using the crystal oscillator frequency is 50Hz.
qiangdaqi
- 四人抢答器,已通过编译,仿真,包括抢答识别、计分、计时、数字显示等功能。-Four Responder, has passed the compilation, simulation, including the answer in his identification, scoring, timing and digital display.
divider
- 用VHDL实现了一个计时器,在SPANTAN3E上验证通过-VHDL, implements a timer, in the SPANTAN3E verified by the
dip
- 计时器与出租车计价器源代码,编写语言为VHDL-Timer with the taxi meter source code, written language VHDL
7
- 调用总共四个计数器(两个六进制,两个十进制,六进制计数器可由实验五的程序做简单修改而成)串起来构成异步计数器,计数器的值,通过实验九串行扫描输出。用1Hz连续脉冲作为输入,这样就构成一个简单的1h计时器。带一个清零端。 输入:连续脉冲,逻辑开关;输出:七段LED。 -Called a total of four counters (two six-band, two decimal, hexadecimal counter by six experimental procedure
VHDLqiangdaqi
- VHDL四路抢答器该任务分成七个模块进行设计,分别为:抢答器鉴别模块、抢答器计时模块、抢答器记分模块、分频模块、译码模块、数选模块、报警模块,最后是撰写顶层文件。-VHDL four Responder divided into seven modules of the design task, namely: Responder identification module, timing module Responder, Responder scoring module, frequency
VHDL-0.1s-Timer
- 该程序完成了在altera de2 环境下实现0.1s新型计时器,该计时器可以运用于广大体育赛事中,有开关、暂停开始键、复位键。-The program completed the implementation in altera de2 0.1s under the new timer, which can be applied to the majority of sports events, a switch, pause start button, reset button.
0.01s-Timer-designed-in-VHDL
- 该设计方案是用VHDL语言实现0.01s计时器,该方案列出了详细的开发过程和所有源代码,并虽有仿真结果-The design solution is to use VHDL language 0.01s timer, the program lists the detailed development process, and all source code, and although the simulation results
VHDL-ALARM
- 要求设计一个带闹钟功能的24小时计时器 它包括以下几个组成部分: ① 显示屏:4个七段数码管显示当前时间(时:分)或设置的闹钟时间;一个发光二极管以1HZ的频率跳动,用于显示秒; ② 按键key1,用于设置调时还是调分; ③ 按键key2,用于输入新的时间或新的闹钟时间,每按下一次,时或分加1; ④ TIME(时间)键,用于确定新的时间设置; ⑤ ALARM(闹钟)键,用于确定新的闹钟时间设置,或显示已设置的闹钟时间; ⑥ 扬声器,在当前时钟时间与
至简设计法--篮球倒计时
- 24秒计时器的FPGA实现,分三个模块并内分别附上VHDL程序(24-second timer FPGA implementation)
control_tube
- 定义LX6系列针脚,并实现计时器,最大可以数到60min,局限于只有四个tube(Define the LX6 series pin and implement the timer,)