搜索资源列表
sdgshjd
- 数字系统设计这是有关的相关源代码，有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使 BR> ... -Digital System Design This is the underlying source code, a simple C
sy1
- 里面附有两个VHDL实验，分别是一位全加器和计数译码显示模块-Experiments with two VHDL which, respectively, a full adder and the counter display module decoding
taximeter
- 设计一个出租车自动计费器，具有行车里程计费、等候时间计费、及起价三部分，用四位数码管显示总金额，最大值为99。99元； 行车里程单价1元/公里，等候时间单价0。5元/10分钟，起价3元（3公里起价）均能通过人工输入。 行车里程的计费电路将汽车行驶的里程数转换成与之成正比的脉冲数，然后由计数译码电路转换成收费金额，实验中以一个脉冲模拟汽车前进十米，则每100个脉冲表示1公里，然后用BCD码比例乘法器将里程脉冲乘以每公里单价的比例系数，比例系数可由开关预置。例如单价是1。0元/公里，则脉冲当
qdq
- 用VHDL语言实现四路抢答器功能，抢答之后不能再抢答，除非主持人按下复位键。可以显示四个选手分数，显示答题倒计时的时间，主持人可以控制加减分，分数通过显示屏显示。使用软件Quartus Ⅱ，可以将程序导入FPGA并能运行。有竞争模块，显示模块，分频模块，加减控制模块，计数器模块，蜂鸣器模块，译码模块，计分器模块，锁定模块等。-VHDL language with four Responder function can not answer after answer, unless the hos
timer
- 基于VHDL语言的一个简单秒表，包含按键消抖模块、数码管译码、计时器等模块。直接适用于basys2和nexys3两个开发板。更改ucf文件后适用于其他开发板-A simple stopwatch based on VHDL, including key debounce module, digital decoder, timers and other modules. Directly applicable to basys2 and nexys3 two development boards
CPU
- 运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括：取指模块，译码模块，执行模块，访存模块，写回模块，寄存器组模块，控制相关检测模块，Forwarding模块。该CPU在TEC-CA实验平台上运行，并且通过Debugcontroller软件进行单步调试，实验表明，该流水线CPU消除了控制相关、数据相关和结构相关。-Using vhdl hardware descr iption language developm