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keyborad
- 一个8X8的矩阵键盘的VHDL文件,并且有长安键和短按键之分,即一共能做到128个键值,扫描用的时钟用1ms的就行了
vcpwmcpldcar
- vc++与vhdl代码,cpld接受pc串口指令,输出pwm信号控制伺服电机.双通道,各128级.使用了扩展ascii码
ip_fft128
- 128点fft的IP核vhdl源代码，另有其控制代码。
LCD
- 通过VHDL写的128*32液晶驱动接口。
fenpinqi.rar
- 用VHDL语言设计分频器要求是将128赫兹的脉冲信号经过分频器分别产生64赫兹，32赫兹，16赫兹，8赫兹，4赫兹, 2赫兹，1赫兹，0.5赫兹的8种频率的信号,Divider design using VHDL language requirement will be 128 Hz pulses were generated through divider 64 Hz, 32 Hz, 16 Hz, 8 Hz, 4 Hz, 2 Hz, 1 Hz, 0.5 Hz frequency of the
SOPC_Nios
- Altera SOPC Builder 提供了 Nios Ⅱ处理器及一些常用外设接口 ,但并没有提供 12864 液晶模块的接口及驱动。-Altera SOPC Builder provides the Nios Ⅱ peripheral processor and a number of commonly used interface, but did not provide 12864 LCD module and the drive interface.
vhdlaesencryption
- 128 bit advance encryption standard in vhdl platform
AES_verilog
- AES 128bit数据,128bit密钥加解密的verilog语言实现-AES 128bit data, 128bit key encryption and decryption of the verilog language implementation
memtest
- 在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)
FPGA_128_AES_decryption
- 以FPGA具體實現的128-bit AES decryption，包括介紹文件以及源碼。-FPGA-based 128-bit AES decryption
FIR_128
- FIR 128阶低通滤波器，由matlab仿真并在quartusII中实现-FIR 128 order low-pass filter
I2CLOADER
- I2C Loader VHDL for using a wolfson wm8742 audiochip. as clock you have to use a 50-mhz-clock and devide it by 128
fft
- vhdl code and verilog code for an 128 point fft processor which has to be executed in xlinx software as needed for course project
lcdasegaled
- lcd显示 跑马灯显示 七段数码管计时 12232F是一种内置8192个16*16点汉字库和128个16*8点ASCII字符集图形点阵液晶显示器,它主要由行驱动器/ 列驱动器及128×32全点阵液晶显示器组成。可完成图形显示,也可以显示7.5×2个(16×16点阵)汉字.与外部CPU接口采用并行或串行方式控制。-lcd display Seven-Segment LED Display Marquee is a built-in timing 12232F 8192 16* 16 points
PCK_CRC3_D4
- CRC校验码生存程序 校验序列码生成多项式： X16+X13+X12+X11+X10+X8+X6+X5+X2+1 输入数据为16个字节（128位），输出16bit校验序列-CRC, the survival program check sequence code generator polynomial: X16+ X13+ X12+ X11+ X10+ X8+ X6+ X5+ X2+1 input data is 16 bytes (128 bits), output 16bit
PCM
- 本例设计一个码率为500kb/s，字长为8 位、帧长为128 个字、帧同步码为EB90H 的PCM 采编器。用VHDL语言实现的。-This designs a code to lead for the 500 kbs|s, the word is long for 8, the growing is synchronous code of for 128 words and for the EB90 H of PCM adopt to weave a machine.Use what VHDL
generate-coordinates
- 使用VHDL编写语言，巧妙的利用计数器和循环输出一个坐标系，由于VHDL出现负数比较麻烦，全部由正数代替，输出一个原点在中心，半径128的256×256的坐标。方便坐标变换以及用此坐标做算法。-Use of VHDL language, clever use of counter and loop outputs a coordinate system, because VHDL negative too much trouble, all replaced by a positive numb
aes128-bit
- vhdl code for aes 128 bit
fifo
- 设计一个同步的双端口fifo ,大小为8*128。-Designing a synchronous dual-port 8* 128 fifo using VHDL.