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fifi
- fifo的程序 大家努力一起研究哦
M8051EW
- fifo descr iption for fast read/write operation
Syn_FIFO
- 一个可综合的同步FIFO的verilog源代码
sd_audio_aic23
- SD卡和AIC23数字音频输出实验, FreeDev Audio Dsp Board采用了TI公司的TVL320AIC23 1、控制接口使用I2C，Quartus中将CS置低（器件地址0011010）。 2、数字音频接口使用了组件FreeDev_aic23,有三种测试和应用 模式，中断结合DMA方式能在NIOS II中采集和发送数据。中断信号 产生于模块中FIFO缓冲区的半满信号，读取数据端口自动清除中断 请求信号。 3、I2C IP 和FreeDev_aic23 IP分别在Qu
s_fifo
- 一个verilog语言描写的同步fifo,包括:Fifo using declared registers for storage和Fifo using (model of) standard memory chip for storage.两种方式,包含testbench
uart
- ARN7核s3c44b0串口程序源码,包括FIFO,非FIFO多模式的接收发送.
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- 1．程序的功能是实现FIFO算法和LRU算法。 2．在界面上设置选择按钮，可以选择FIFO算法或者LRU算法进行页面置换。 3．页面序列可以随机生成。 4．在进行页面置换前，可以设置随机生成的页面数，以及物理内存块数。 5．在进行页面置换时，在界面上可以看到每一步的页面置换过程，以及当前页面序列和物理内存块的信息。 6．在界面上设置“开始”、“暂停”、“继续”、“重做”等按钮，实现相应的功能。
bulksrc
- 毕业课题部分程序： CY7C68013 Bulk IN 68013工作在AUTO IN模式，16位总线 SLAVE FIFO.MASTER是 ADI BF533。
osp1
- 内存管理的四种页面置换算法 FIFO LRU NUR OPT
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- 完成一些算法功能 FIFO LRU两种
buffervhdl
- 电子EDA,VHDL语言设计8位的fifo数据缓冲器的vhdl源程序
good20FIFO1_1156903973
- 设计FIFO,使用VERILOG的一篇文章
USB2.0_Slave_FIFO_Sync
- This a CY7C68013 (USB2.0 Chip) Configuration example for Slave FIFO Mode with Sync Signal.
USB2.0_Slave_FIFO_ASync
- This an USB2.0 chip CY7C68013 Configuraion Example for Slave FIFO mode with \"async\" mode.
fifowrite
- ASIC 设计中 包存储功能的fifo，TCP/IP，以太网2的应用
afito_rtl
- 异步FIFO 已上板试过 并附测试文件
afifo
- FIFO 经过多次修改及上板调试 可放心使用 本人也在学习之中
tx
- 自己编写的串口UART发送的Verilog模块。与FIFO连接，可以实现自动连续发送。
pcm1804_i2s_data_adjust2
- 用于pcm1804调整I2S的数据，使I2S的音频同步并且在FIFO中不溢出。能够自动判断FIFO --中的状态，通过调整从FIFO中输出的数据的个数来使FIFO既不上溢也不下溢。 -- 为了达到更高的精度要求，可以通过加大采样时钟clk的频率。
FIFO
- 链接指针：按照进程到达系统的时间将处于就绪状态的进程连接成衣个就绪队列。指针指出下一个到达进程的进程控制块首地址。最后一个进程的链接指针为NULL。 估计运行时间：可由设计者任意指定一个时间值。 到达时间：进程创建时的系统时间或由用户指定。调度时，总是选择到达时间最早的进程。 进程状态：为简单起见，这里假定进程有两种状态：就绪和完成。并假定进程一创建就处于就绪状态，用R表示。当一个进程运行结束时，就将其设置成完成态，用C表示。 处理机调度时总是选择队首指针指向的进程投入运行。由于