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ClockDiv
- 本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了对一个时钟信号分频的功能-the procedures to XILINX ISE8.2 for the development platform VHDL used for the development of language, the right to achieve a clock frequency of the signal function
decoder24
- 本程序以XILINX公司的ISE８.２为开发平台，采用VHDL为开发语言，实现了一个简单的译码器，适合处学者-the procedures to XILINX ISE8.2 for the development platform VHDL language for the development and achieve a simple decoder, the Department for scholars
TCNTL
- 用ISE开发的VHDL随机地址发生器,采用循环计数生成地址-using VHDL development of the ISE random address generator, cycle counting generated addresses
XilinxISE
- XILINX开发环境ISE的入门操作指导，对于FPGA的初学者有较大的帮助。-XILINX ISE development environment operating guidance for beginners, For FPGA beginners have more help.
MODELSIM SE V5.5D
- ise破解\\MODELSIM SE V5.5D.zip-ideally crack \\ MODELSIM SE V5.5D.zip
Freq_counter
- 本代码介绍了使用VHDL开发FPGA的一般流程，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。-the code on the FPGA using VHDL development of the
pa_ser
- 这是我自己写的4位并转串ISE代码，在xilinx Spartan3E 上已经调试成功，拿出来与大家分享！-that I wrote four string and turn ISE code In xilinx Spartan3E debugging has been successful, with the show to share with you!
Xinlinx_ISE_study
- 用中文介绍Xilinx公司FPGA/CPLD的集成开发环境－ISE软件的简单使用
ddr
- ISE MIG1.6 生成的DDR SDRAM控制器代码（含TESHBENCH）
FPGA_GPS_C_A
- 本文：采用了FPGA方法来模拟高动态(Global Position System GPS)信号源中的C／A码产生器。C／A码在GPS中实现分址、卫星信号粗捕和精码(P码)引导捕获起着重要的作用，通过硬件描述语言VERILOG在ISE中实现电路生成，采用MODELSIM、SYNPLIFY工具分别进行仿真和综合。
codeacq
- 扩频接收机设计实例,vhdly源代码!大家下载下来吧,在ise中调试通过
vga1
- vga显示代码,里面有ise工程文件,是直接调过去的,大家下载下来吧
ise
- xilinx的时序约束实验，通过阅读本文档，你可以用全局时序约束来轻松提高已有的项目的系统时钟频率，同时你还可以用映射后静态时序报告以及布局布线后静态时序报告来分析你的设计性能
VHDL
- 本系统使用VHDL语言进行设计，采用自上向下的设计方法。目标器件选用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 进行VHDL程序的编译与综合，然后用Modelsim Xilinx Edition 6.1进行功能仿真和时序仿真。
XilinxISE6[1]_1ichinese
- ise6.1的中文说明，能够在较短的时间内熟悉ise
CPLD
- 在文件夹YL2440_CPLD中有做好的CPLD工程,请用Xilinx ISE 6.2打开.
Timing
- 开发环境是QUARTUSI,ISE等FPGA开发工具，本问主要描述FGPA开发过程中需要注意的时序
dibpbox
- Delphi Dib usage components. These ise a dib-paintbox... u can use them. :>)
add16_adv
- 在ISE下用verilog开发的16位进位现行加法器
fifo_exp1
- 在ISE环境下用VHDL写的8*9FIFO