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adma.tar
- 基于AMBA规范的总线VERILOG HDL 源代码
Arith_cores.tar
- 算术处理器的VERILOG hdl的源代码
ps2core.tar
- ps2接口的verilog hdl源代码
JTD
- 在maxplusII平台上开发的一个交通等内核，该文件中有多个版本，为实现交通灯的不同功能，同时后续版本也是对前面版本的修改与优化，基于verilog HDL语言
VerilogHDL
- 王金明：《Verilog HDL 程序设计教程》程序 把程序部分单独列出来 让你跳过大段文字直接接触源程序
Freq
- 简易数字频率计，用Verilog HDL编写的，基于Quartus II实现，结构清晰，功能较为全面，能满足简单的频率测量要求
Verilog_study_summary
- 关于学习verilog hdl的心得，低手，高手都值得一看
iicreciver
- iic slave verilog hdl code
GFEMultiplierTaps
- 用于生成GF(2^m)有限域中乘法器的Verilog HDL源文件的C程序
GFEConsMulTaps
- 用于生成GF(2^m)有限域中常数乘法器的Verilog HDL源文件的C程序
GFEInvertor
- 用于生成GF(2^m)有限域元素求逆器的Verilog HDL源文件的C程序
altera_ram
- 本程序对如何使用altera系列芯片片上ram进行实例演示，采用Verilog HDL语言编写，并使用modelsim与quartus联合进行功能仿真。本原码是红色逻辑开发板的试验程序，值得一看。
Dct_verilog
- 采用verilog hdl 语言实现整形dct算法，设计合理，算法简单，是红色逻辑开发板试验程序，值得一看。
VerilogHDLBasicExperiment
- verilog HDL 基础实验源码，比较实用
VerilogHDLInterfaceExperiment
- verilog HDL 接口试验源代码，比较实用。
VerilogHDLIntegrationExperiment
- verilog HDL综合实验源代码，比较实用
clock
- 用Verilog HDL写的数字时钟,已经在开发板上验证过的,绝对原创,使用数码管进行显示!
uartverlog
- 占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号
VerilogQuickRef3up2
- Quick Reference for Verilog HDL
Veilogbook
- 第一章 数字信号处理、计算、程序、算法和硬线逻辑的基本概念 第二章 Verilog HDL设计方法概述 第三章 Verilog HDL的基本语法 第四章 不同抽象级别的Verilog HDL模型 第五章 基本运算逻辑和它们的Verilog HDL模型 第六章 运算和数据流动控制逻辑 第七章 有限状态机和可综合风格的Verilog HDL