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搜索资源列表

  1. half_adder

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  2. 半加器 用verilog语言编写一个半加器,测试结果正确。-half adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:635
    • 提供者:徐欢
  1. FPGA_Programming

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  2. 介绍FPGA的基本结构、开发流程与Verilog HDL语言基础,并附有加法器、移位寄存器等代码的实现。-Introduce the basic structure of the FPGA development process, and Verilog HDL language foundation, along with the adder, shift register code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:375403
    • 提供者:王岱维
  1. multiplier

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  2. 8 bits multiplier module in verilog a[7:0]*b[7:0]=c[8:0] // only use one adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1964566
    • 提供者:ykcir
  1. add32

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  2. 加法器;32位;verilog hdl -Adder 32 Verilog hdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:151699
    • 提供者:
  1. Cverilogcodeo

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  2. 包含了加法器、移位寄存器、时钟等等Verilog源代码。 -Contains the adder, shift register, clock, etc. Verilog source code.
  3. 所属分类:Windows Develop

    • 发布日期:2017-04-16
    • 文件大小:36264
    • 提供者:条款
  1. my_half_add

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  2. 基于FPGA的半加器源码,声明,有verilog编写的-FPGA-based half adder source, statement, written in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-10
    • 文件大小:245354
    • 提供者:my_name
  1. fVerrilog_Devr

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  2. 朋友,我是Jawen.看到先前上载的一套CPLD开发板的VHDL源码挺受欢迎的,现在就将她的Verilog源码也一并贡献给大家:8位优先编码器,乘法器,多路选择器,二进制转BBCD码,加法器,减法器,简简单易懂状态机,四位比较器,7段数码管,i2c总线,lcd液晶LCD显示出来,拨码开关,串口,蜂鸣器,矩阵键盘,跑马灯,交通灯,数字时钟 可直接使用。 -Friends, I Jawen. See previous upload a CPLD Development Board VHDL so
  3. 所属分类:Windows Develop

    • 发布日期:2017-12-05
    • 文件大小:3170695
    • 提供者:qtzx
  1. float

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  2. 基于Verilog HDL的32位浮点运算加法器的源代码。-Based on the 32-bit floating point adder in Verilog HDL source code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:1188
    • 提供者:朱文
  1. carrylook4bit

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  2. carry 4-bit adder program in verilog
  3. 所属分类:Project Design

    • 发布日期:2017-12-10
    • 文件大小:587
    • 提供者:shobha
  1. d10-counter

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  2. 十位加法器,用verilog语言编写,适用于verilog学习。-10-bit adder, using Verilog language, applicable in verilog learning.
  3. 所属分类:Windows Kernel

    • 发布日期:2017-11-17
    • 文件大小:847
    • 提供者:任卫朋
  1. add

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  2. FPGA VERILOG 加法器,数码管显示-FPGA VERILOG the Adder, digital tube display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-21
    • 文件大小:428695
    • 提供者:李冰
  1. add_ded_module

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  2. 使用Verilog语言编写的4位加减法器,经验证能在FPGA开发板上实现。-Verilog4 bit adder-subtractor.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-07
    • 文件大小:345055
    • 提供者:李泽骏
  1. carry_select

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  2. 上传的代码是基于Xilinx下的ISE开发平台,用Verilog语言编写的carry_select加法器。-Upload the code is based on the Xilinx ISE development platform, the the Verilog language of carry_select adder.
  3. 所属分类:Communication-Mobile

    • 发布日期:2017-11-28
    • 文件大小:113471
    • 提供者:飞扬
  1. lbq3

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  2. 滤波器的verilog代码 主要是对算法的折叠 有原先的4个加法器四个乘法器变成2个加法器两个乘法器-Filter verilog code folding algorithm 4 adder four multipliers into two adders and two multipliers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-04
    • 文件大小:822
    • 提供者:chen
  1. full_add

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  2. 这个是用verilog语言写的一个全加器的程序-This is to use verilog language to write a full adder program
  3. 所属分类:source in ebook

    • 发布日期:2017-11-24
    • 文件大小:228026
    • 提供者:刘浩
  1. ADD

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  2. Verilog编写的Altera单精度加法器源码-Altera single precision adder source Verilog prepared
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-30
    • 文件大小:277370
    • 提供者:Lenovo
  1. test

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  2. the carry save adder program in verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-17
    • 文件大小:247363
    • 提供者:praveen j
  1. xjwbwd

    0下载:
  2. 这个fpadd程序应用verilog语言,实现的功能是简单的浮点加法器。初学的同学们可以一看。-This fpadd program applications verilog language to achieve the function is simple floating point adder. Beginner students can have a look.
  3. 所属分类:software engineering

    • 发布日期:2017-11-16
    • 文件大小:1211
    • 提供者:TD
  1. code

    1下载:
  2. 32位全加器 使用verilog写的硬件描述语言,xilinx芯片上运行过-32bits full adder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-10
    • 文件大小:1030
    • 提供者:许阳
  1. ripplecarryadder

    0下载:
  2. ripple carry adder in verilog
  3. 所属分类:Project Design

    • 发布日期:2017-12-02
    • 文件大小:544
    • 提供者:Rambabu
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