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搜索资源列表

  1. LEDhanzigundong_VHDL

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  2. 本文主要讨论了使用EDA工具设计汉字滚动显示器的技术问题。文中首先描述了基于现场可编程门阵列(FPGA)的硬件电路;然后研究了在8×8LED发光二极管点阵上显示滚动汉字的原理,并给出了基于ALTERA的参数化模型库LPM描述其功能的VHDL语言程序设计;最后对使用EDA工具软件加工被显示数据文件的方法进行了讨论。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:186110
    • 提供者:wang
  1. 减法计数器

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  2. EDA常用计数函数VHDL程序设计,减法计数器:可预置数:-common counting function EDA VHDL programming, subtraction counter : Preset :
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2963
    • 提供者:李培
  1. 正负脉宽数控调制信号发生器的VHDL程序设计

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  2. 介绍了VHDL 语言在正负脉宽数控调制信号发生器中的具体应用,给出了仿真 波形,说明了实现电子电路的自动化设计( EDA) 过程和EDA 技术在现代数字 系统中的重要地位及作用.
  3. 所属分类:文档资料

  1. aaa.rar

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  2. EDA基于VHDL语言的数字频率计的设计及其仿真,EDA figure based on the VHDL language Cymometer Design and Simulation
  3. 所属分类:Document

    • 发布日期:2017-03-29
    • 文件大小:18756
    • 提供者:孙天雨
  1. music

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  2. 设计并调试好一个能产生”梁祝”曲子的音乐发生器,并用EDA实验开发系统(拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ,FLEX10K系列的EPF10K10LC84-3 FPGA, ACEX1K系列的 EP1K30 FPGA,Xinlinx 的XC9500系列的XC95108 CPLD,Lattice的ispLSI1000系列的1032E CPLD)进行硬件验证。 设计思路 根据系统提供的时钟源引入一个12MHZ时钟的基准频率,对其进行各种分频
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:8680
    • 提供者:lijq
  1. FPGA_DE2_MUSIC

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  2. 基于FPGA的乐曲硬件演奏模块设计,利用硬件描述语言设计符合技术指标的乐曲硬件发生模块,建立实验模型,通过电路仿真和下载硬件测试,在DE2 EDA实验平台上验证其功能-FPGA-based music performance modular design of hardware, using hardware descr iption language designed to meet specifications of the piece of hardware modules occurs,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:727795
    • 提供者:galingzi
  1. eda-chengxu

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  2. VHDL语言源程序,使用元件例化的方法设计简易数字钟-VHDL language source code, the use of components instantiated designed simple digital clock
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1046
    • 提供者:gaoxue
  1. 38d7dd72-eb79-40e9-b362-77110e0ab3b9

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  2. 基于EDA的八音自动播放电子琴设计 内有VHDL语言设计 有-The octave-based EDA player automatically have a flower design language VHDL design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:80654
    • 提供者:刘军
  1. 1

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  2. 基于eda中vhdl语言的一位全加器的设计,详细的设计过程和实验现象,相互学习-Based on EDA VHDL language in a full adder design, detailed design process and the experimental phenomena and learn from each other
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:859468
    • 提供者:原来
  1. class34

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  2. eda中的8位的CPU设计,电子类专业非常实用!-EDA in eight of the CPU design, electronics professional very useful!
  3. 所属分类:Windows Develop

    • 发布日期:2017-03-29
    • 文件大小:444103
    • 提供者:王子
  1. run_watch

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  2. 提供一个数字秒表的EDA设计实例,内故有VHDL源代码,并有运行仿真图。-To provide a digital stopwatch the EDA design example, it is within the VHDL source code, and run the simulation of Fig.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:61824
    • 提供者:靳朝
  1. VHDLdanpianji

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  2. 本文首先对MCS8051单片机的原理进行介绍和分析;接着介绍使用EDA技术,用VHDL语言完成了8051单片机的设计工作;MCS8051单片机的CPU和数模转换器的设计运用了算术逻辑单元ALU算术运算的算法实现和控制单元的状态机;以及数模转换器的∑-△调制方法的实现。通过如上的算法实现,可以看出VHDL语言在算法级的设计上具有很多的优势和特点。使用EDA技术设计的结果既可以用FPGA/CPLD来实施验证,也可以直接做成专用集成电路(ASIC)。-VHDL
  3. 所属分类:SCM

    • 发布日期:2017-04-24
    • 文件大小:255292
    • 提供者:li
  1. EDAandVHDL

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  2. EDA技术与VHDL课件,利用EDA技术进行电子系统设计-EDA technology and VHDL courseware, the use of EDA technology for electronic system design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-30
    • 文件大小:12024698
    • 提供者:黄燕
  1. plj

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  2. 数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间(闸门时间)内,记录输入的脉冲的个数。我们可以通过改变记录脉冲的闸门时间来切换测频量程。本文利用EDA技术中的Max+plusⅡ作为开发工具,设计了基于FPGA的8位十进制频率计,并下载到在系统可编程实验板的EPF10K20TC144-4器件中测试实现了其功能。-Digital frequency meter is a kind of cyclical changes in the signal used to tes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:591499
    • 提供者:庄青青
  1. 4pin

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  2. eda应用中的硬件描述语言vhdl4倍频率设计方法-beipin
  3. 所属分类:MiddleWare

    • 发布日期:2017-04-13
    • 文件大小:1887
    • 提供者:yang ye
  1. 24

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  2. 简单的数字时钟EDA设计,并通过电路的仿真和硬件验证,进一步了解计数器的特征和功能。-Simple digital clock EDA design, and through circuit simulation and hardware verification, and further understanding of the characteristics and functions of counters.
  3. 所属分类:Windows Develop

    • 发布日期:2017-05-14
    • 文件大小:3451891
    • 提供者:xxy
  1. VHDL

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  2. vhdl 数字逻辑设计 数字eda设计,vhdl语言设计实例入门-vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2981129
    • 提供者:zhao
  1. qda

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  2. 三路智力竞赛抢答器,利用VHDL设计抢答器的各个模块,并使用EDA 工具对各模块进行仿真验证。智力竞赛抢答器的设计分为四个模块:鉴别锁存模块;答题计时模块;抢答计分模块以及扫描显示模块。把各个模块整合后,通过电路的输入输出对应关系连接起来。设计成一个有如下功能的抢答器: (1)具有第一抢答信号的鉴别锁存功能。在主持人发出抢答指令后,若有参赛者按抢答器按钮,则该组指示灯亮,数码管显示出抢答者的组别。同时电路处于自锁状态,使其他组的抢答器按钮不起作用。 (2)具有计分功能。在初始状态时,主持
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:234821
    • 提供者:menglj
  1. EDA

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  2. 一个关于八位十六进制频率计设计的VHDL语言编程 可以下载的哦-a good word about EDA you can get some information from it
  3. 所属分类:software engineering

    • 发布日期:2017-04-09
    • 文件大小:4764
    • 提供者:黄志鹏
  1. 202206

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  2. 十字路口交通灯的设计,基于EDA VHDL语言编写,内容比较全面-Traffic lights at the crossroads of design, EDA VHDL-based languages, as a more comprehensive
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:100207
    • 提供者:gc
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