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ram_fifo_ram
- 程序实现了在FPGA内部开辟RAM+FIFO+RAM的IP核进行数据之间的调试。方便需要用到的童鞋进行参考。已通过modelsim调试-Implemented within the FPGA program to open up RAM+ FIFO+ RAM for data between the IP core debugging. Need to use the shoes for easy reference. Has passed debug modelsim
hdlc
- HDLC协议的VHDL源码。接收和发送模块，以及所用FIFO的IP核（Xilinx公司）。-The code of HDLC protocol.Receive and transmit module is contained.
opensips-1.5.2-tls_src.tar
- sip服务器原代码,要求在linux或者unix下安装,可以用于建立自己的voip系统,基于sip协议-OpenSIPS brings: robust and performant SIP (RFC3261) Registrar server, Location server, Proxy server and Redirect server small footprint- the binary file is small size, functionality can be stri
tongbushuru
- FIFO的同步输入固件和IP核及验证gujianyanzheng-FIFO
usb1_funct_latest.tar
- USB 1.1 slave/device IP core. Default configuration is 6 endpoints: 1 Control, 1 Isochronous IN, 1, Isochronous Out, 1 Bulk IN, 1 Bulk Out, 1 Interrupt IN. Includes control engine, providing full enumeration process in hardware - no external mi
LAN-share-file-software
- 本软件为linux环境下对tcp/IP网络编程的课程设计。实现功能是：获取局域网内所有电脑的共享文件信息，并能从指定电脑多线程下载文件。并可以实现断点续传等功能。通过本课程设计熟悉了linux编程和网络编程，加深了对TCP/IP的了解。 主要工作：写了一个前台和用户交互的程序，写了一个后台和其他电脑通信的守护程序。前台负责发送命令到后台，并接收后台返回的信息。后台用消息队列和前台通信，并向远程客户端提供服务。用到主要编程技术有：多线程、多进程、消息队列、信号量、管道、FIFO、存储映射IO、
trans_and_delete
- 1/2,3/4可配置的卷积码编码，其中需要用要FIFO的IP核-1/2, 3/4 convolutional code encoder can be configured with a FIFO wherein IP core
fifo_ip
- 本程序是利用ise平台提供的IP核设计出的fifo，通过过上机运行检测。-This procedure is to use ise platform provides IP core design a fifo, passed through the machine running the test.
xfft_v3_2_pipe_64
- vhdl ifft and fifo code with xilinx ip core to implement OFDM Basisband-vhdl ifft and fifo code with xilinx ip core to implement OFDM Basisband
FPGA2-DSP2-EDMA
- 例程是FPGA通过EMIF给DSP发送数据，里面包含了一个简单的状态机和一个基于IP核的fifo，适合初学者-Routine is the FPGA to send data to the DSP via EMIF, which contains a simple state machine and an IP-based core fifo, suitable for beginners
wishbone
- Wishbone规范具有如下特点:简单、紧凑，需要很少的逻辑门 完整的普通数据据传输总线协议，包括单个读写、快传输、读一修改一写周期、事件周期 数据总线宽度可以是8-64位 支持大端(big-endian)和小端(litle-endian)，接口自动完成两者之间的转换。支持存储器映射、FIFO存储器、交叉互联 握手协议，允许速率控制 可以达到每个时钟周期进行一次数据传输 支持普通周期结束、重试结束、错误结束等总线周期形式 支持用户自定义的标志:采用MASTER/SLAVE体系结构 支持多点进程(
PCIIP-core
- 基于FPGA的PCI ip core 设计源代码，里面包含所有的fifo,状态机源代码，drives 驱动源代码。-“fifo_control.v” Module FIFO_CONTROL includes control logic for single FIFO. It consists of read and write address generation and full, almost full, empty and almost empty status generatio
fifo_1
- 本程序是基于Xilinx的FPGA简单代码编写，对fifo的ip核进行简单的配置，并通过仿真代码进行仿真观察fifo的特性，适用于FPGA初学者。-This procedure is based on Xilinx' s FPGA simple code written for the ip nuclear fifo simple configuration, and Simulation observed through simulation code fifo for FPGA beg
license_ISE_11_to_12_AVNET-yyy
- ise11.1的license，包括了fifo等IP核，谢谢大家的光顾。-ise11.1‘s license which provided some ip like fifo.
generic_fifos_latest.tar
- FIFO通用，可以尝试一下，很实用的IP核-FIFO generic
asyn_fifo2
- 采用Verilog语言，使用FPGA内部IP核FIFO模块，实现串口的传输-Using Verilog language, the use of FPGA IP core internal FIFO module, serial data transmission
ReadFifo
- QuartusII 15.0版本中，在Qsys中建立的自己定制的符合Avalon总线协议的IP核，实现功能将输入的TS流识别并存储到FIFO中，Nios核再通过总线对数据进行读取-QuartusII 15 version of the Qsys in to establish their own custom Avalon bus protocol in line with the IP core, the realization of the function to enter the TS
Buf_FiFo
- verilog 编写的FIFO，里边有IP核和控制模块，-verilog write FIFO, inside the IP core and control module,
linux进程之间的通讯综合实例
- A<========>B<=========>C<=====>D<======>E A与B进程之间通过TCP的socket传递 主要掌握socket的流程： A服务器端： socket -->bind---->listen---->accept send read B客户端： socket-->connect->read send 不懂的可以man一下 man socket B与C
sobel
- 由Verilog编写在FPGA实现sobel算法应用于图像边缘检测，工程文件可在quartus13.1以上版本打开；工程使用到ram、fifo、pll三种ip核，design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块，sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果；测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化，再将生成文件中数据用串口发给FPGA，边缘检测结果会通过VGA输出。(Written by Ve