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wave_gen
- 波形发生器，带TESTBENCH， 多平台 -- the design makes use of the new shift operators available in the VHDL-93 std -- this design passes the Synplify synthesis check -- download from: www.fpga.com.cn & www.pld.com.cn -waveform generator, with TESTBENCH.
pingpufx
- 本设计以凌阳16位单片机SPCE061A为核心控制器件，配合Xilinx Virtex-II FPGA及Xilinx公司提供的硬件DSP高级设计工具System Generator，制作完成本数字式外差频谱分析仪。前端利用高性能A/D对被测信号进行采集，利用FPGA高速、并行的处理特点，在FPGA内部完成数字混频，数字滤波等DSP算法。
expt84_dac2adc
- 基于fpga和sopc的用VHDL语言编写的EDA比较器和D/A器件实现
expt12_5_rsv
- 基于fpga和sopc的用VHDL语言编写的EDA采样高速A/D的存储示波器
D
- FPGA VERILOG实现 D触发器 -FPGA VERILOG D flip-flop
delta-sigma-DAC
- 根据FPGA的∑-Δ D/A转换器的设计与实现策略，∑-Δ DAC的内部仅由2个10位的二进制加法器，1个10位的锁存器和一个D触发器组成，用FPGA实现时只需耗费极少的逻辑资源，即使用最小的FPGA也能实现。这是∑-Δ DAC实现的verilog语言-According to the FPGA Σ-Δ D/A converter design and implementation strategies, Σ-Δ DAC' s internal only by the two 10-bit
D-trigger
- FPGA/CPLD开发，基于VHDL语言的D触发器的实现-FPGA/CPLD development, based on VHDL implementation of the D flip-flop
D-trigger
- FPGA EPM1270 VHDL D触发器。完整文件夹包-FPGA EPM1270 VHDL D flip-flop. Complete document wallets
1-D-DWT_verilog-code
- Image compression is one of the prominent topics in image processing that plays a very important role in reducing image size for real-time transmission and storage. Many of the standards recommend the use of DWT for image compression. The compu
Design-and-Implementation-of-FPGA
- 设 计与 实 现了 一种 以 F P GA 为核 心 的实 时 频 谱分 析 系 统。 系 统 包含 实时 频 谱 监 测 和 实 时 频 谱仪 2 种 频 谱分 析 模式 。 实 时频 谱 监 测 模 式采 用 F F T 算法 设 计实 现 , 用 于 对信 号 的 实时 监 测 实 时 频 谱 仪 模 式 采 用 D F T 算法 设计 实 现, 用于 信 号的 细致 分 析。 实验 证 明 , 系 统 充 分 利 用 了 F P GA 芯 片 的 资 源, 具 有
rgbmatrix-fpga-master
- la sorti crypte d une image sur matrice rgb
about-the-experiment-of-FPGA
- FPGA相关实验程序包括点阵、A/D、D/A转换-Related experimental procedures include dot matrix FPGA, A/D, D/A converter
heartbeat
- 整个程序由心率传感器模块，体温传感器模块，3D计步器模块，FPGA开发板，A/D转换器，LCD显示屏等组成。(The entire program module by heart rate sensor, temperature sensor module, 3D pedometer module, FPGA development board, A/D converter, LCD display etc..)
fifo
- IL SAGIT D'UN FIFO EN DEscr iptION DE LANGUAGE vhdl
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- 基于FPGA的A/d转换 可以用quartusII仿真(A/d conversion based on FPGA can be simulated with quartusII)
4.ADC_Ctrl
- 模数转换器即 A/D 转换器，或简称 ADC（Analog to Digital Conver），通常是指一个将 模拟信号转变为数字信号的电子元件。(Analog to digital converter, or A/D converter, or ADC. Analog signals are converted into digital signals.)
5.DAC
- 数模转换器即 D/A 转换器，或简称 DAC，是指将数字信号转变为模拟信号的电子元件。(A digital to analog converter, or D/A converter, or DAC, is an electronic component that converts digital signals into analog signals.)
FPGA
- ⑴实验要求基本要求： ①设置一个复位键，按下按键输出电压清零 ②设置两个功能键，控制输出电压以0.2V的步长进行加减。(Pin sets a reset button, press the button to output the voltage reset You set two function keys to control the output voltage by 0.2v step size.)
test_ADC
- verilog 数模转换程序，包括AD与DA，AD能够对于波形的数值进行输出，使用的是ego1开发板(transition of A/D signal)
FPGA等精度频率计
- 先预置一个闸门信号,将该闸门信号作为D触发器的输入端,将被测信号作为D触发器的时钟,当闸门信号有效的时候(即从0到1的时候)，在被测信号的上升沿来临的时候,闸门信号被送到D触发器的Q端口。D触发器的Q端口分别连接两个计数器,一个计数器对基准时钟计数(板子上的50M时钟或者用锁相环倍频后的高速时钟)，另一个计数器对被测信号计数。当闸门信号有效被送到Q端口的时候,使能这两个计数器进行计数,当基准时钟计数到1s的时候,闸门信号拉低,无效(产生时间宽度为1s的闸门),计算这1s的时间内,被测信号计数了多